Determinismo de Fase na Inicialização: Aproveitando Sincronização Multichip em Plataformas ADC/DAC de Alta Velocidade

A integração de múltiplos blocos de processamento de sinal digital, DACs e ADCs de banda larga em um único chip monolítico agora permite a descarga de recursos FPGA famintos por energia. Isso resulta em plataformas menores, de menor consumo, que suportam contagens de canais e taxas de amostragem mais altas do que nunca. Crucialmente, esses ICs avançados incorporam algoritmos de sincronização multichip (MCS) que fornecem uma fase determinística em todos os canais na inicialização, eliminando a necessidade de calibração complexa em nível de sistema para alinhar redes de front-end.

Diagrama de Bloco de Sistema de Alto Nível

O sistema de teste ilustrado na Figura 1 compreende quatro ICs integrados DAC/ADC/DSP, cada um contendo quatro DACs de 12 GSPS, quatro ADCs de 4 GSPS, e 12 conversores digitais up (DUCs) e 12 conversores digitais down (DDCs). Todo o array é acionado por um único clock de referência de 500 MHz, que é distribuído para quatro sintetizadores PLL que geram o clock de 12 GHz requerido por cada IC digitizador. Um front-end RF é anexado a cada entrada e saída, fornecendo filtragem e amplificação para conectores RF edge-launched. Todos os sinais são alimentados por uma única fonte de 12 V, com caminhos de transmissão roteados na camada inferior da placa e caminhos de recepção na superior para maximizar isolamento canal-a-canal.

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Figura 1. Diagrama de bloco de alto nível do sistema usado para demonstrar algoritmos MCS e calibração multicanal. (Fonte: Analog Devices)

Estrutura da Árvore de Clock do Subarray

A árvore de clock é construída em torno de uma única referência de 500 MHz que alimenta quatro sintetizadores PLL e um buffer travado na referência que gera os sinais de referência do sistema (SYSREFs) e clocks do processador de banda base (BBP). Esta arquitetura oferece três benefícios-chave:

• Atrasos SYSREF individuais de canal corrigem descompassos de comprimento de traço entre ICs.
• Ajuste de fase por PLL sincroniza todos os clocks do digitizador e compensa gradientes térmicos.
• Atrasos SYSREF definidos pelo usuário satisfazem requisitos de setup-and-hold de cada digitizador.

Os taps de atraso fino analógico do IC buffer permitem que o pulso SYSREF alcance todos os ICs dentro do mesmo ciclo de clock de amostragem, fornecendo uma referência de fase única que pode ser corrigida em software ou hardware.

Interface Digital com Processador de Banda Base

Cada digitizador estabelece um link JESD204B ou JESD204C com o BBP. Os parâmetros do link — número de lanes (L), resolução do conversor (N'), e conversores virtuais (M) — determinam a largura de banda de dados. Neste estudo, os links DAC usam M = 16, N' = 16, L = 4, enquanto os links ADC usam M = 8, N' = 16, L = 2. Com uma taxa de dados I/Q de 250 MSPS, a taxa de lane é 16,5 Gbps para ambos lados ADC e DAC, calculada da seguinte forma:

e para JESD204B:

Os links operam em JESD204C Subclasse 1, que usa SYSREF para alinhar o contador multiblocos estendido local (LEMC). O LEMC roda a 7,8125 MSPS (F = 8 octetos por frame, K = 32 frames por multiframe). Fase determinística através de frequências RF arbitrárias requer que a taxa LEMC permaneça constante mesmo com mudanças de temperatura do sistema.

Método de Sincronização Multichip

Os ICs integrados ADC/DAC fornecem circuitaria MCS que garante fase determinística em todos os canais RF de transmissão e recepção, mesmo quando os blocos DSP DUC/DDC estão ativos. Durante calibração de fábrica, uma tabela de lookup (LUT) é populada para que cada inicialização alcance o mesmo alinhamento de fase, independentemente de frequência RF, deriva térmica ou reset do sistema.

A Figura 2 ilustra o fluxo de trabalho MCS de duas etapas:

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Figura 2. Fluxo de trabalho MCS alinha tanto lanes de dados quanto NCOs internos em todo o subarray. (Fonte: Analog Devices)

O algoritmo é dividido em:

• Sync one-shot — alinha as lanes de dados JESD de todos os digitizadores sincronizando as fronteiras SYSREF e LEMC.
• Sync mestre-escravo NCO — alinha todos os NCOs internos roteando um trigger baseado em GPIO através do BBP.

Durante o sync one-shot, o usuário define os parâmetros JESD e configura média SYSREF opcional. O sistema então emite um pulso SYSREF simultâneo para todos os ICs. O registrador de fase SYSREF-LEMC resultante é consultado; valor zero confirma alinhamento. Em seguida, o sync mestre-escravo atribui um IC como mestre; sua saída GPIO0 conduz as entradas GPIO0 dos ICs restantes. Trigger na borda de subida do LEMC reseta os NCOs de cada escravo, travando-os à fase do mestre.

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Figura 3. Sinais SYSREF permitem sync one-shot; sinais GPIO permitem sync mestre-escravo NCO, alcançando fase determinística. (Fonte: Analog Devices)

Após ambas as etapas, os DDCs de recepção e DUCs de transmissão exibem offsets de fase repetíveis através de 100 ciclos de energia, mesmo sob gradiente térmico estático. A Figura 4 mostra os offsets de fase calibrados firmemente agrupados para cada canal, confirmando comportamento determinístico para todos os oito DDCs e oito DUCs.

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Figura 4. DDCs finos de recepção (esquerda) e DUCs finos de transmissão (direita) permanecem alinhados após ciclos repetidos de power-up. (Fonte: Analog Devices)

Quando o algoritmo MCS é executado no boot, fase determinística é estabelecida desde que os sintetizadores PLL mantenham sua relação de fase com os sinais SYSREF. Para contrariar mudanças de fase do PLL induzidas por deriva térmica, a plataforma incorpora ajustes de fase do sintetizador PLL que preservam o alinhamento.

Na próxima instalação, exploraremos ajustes de fase do PLL em detalhes, examinaremos escalabilidade para múltiplos subarrays, e apresentaremos algoritmos de calibração em nível de sistema que se baseiam nesta fundação determinística.

Referências

1. Del Jones, "JESD204C Primer: What's New and in It for You—Part 1." Analog Dialogue, vol. 53, no. 2, Junho 2019.

2. Del Jones, "JESD204C Primer: What's New and in It for You—Part 2." Analog Dialogue, vol. 53, no. 3, Julho 2019.