Verilog Olá Mundo
É sempre melhor começar usando um exemplo muito simples, e nenhum serve melhor ao propósito do que "Hello World!".
// Single line comments start with double forward slash "//"
// Verilog code is always written inside modules, and each module represents a digital block with some functionality
module tb;
// Initial block is another construct typically used to initialize signal nets and variables for simulation
initial
// Verilog supports displaying signal values to the screen so that designers can debug whats wrong with their circuit
// For our purposes, we'll simply display "Hello World"
$display ("Hello World !");
endmodule
Um
module chamado tb sem portas de entrada-saída atuam como o módulo superior para a simulação. O initial bloco inicia e executa a primeira instrução no tempo 0 unidades. $display é uma tarefa do sistema Verilog usada para exibir uma string formatada no console e não pode ser sintetizada no hardware. É usado principalmente para ajudar com testbench e depuração de design. Nesse caso, a mensagem de texto exibida na tela é "Hello World !". Registro de simulação
ncsim> run Hello World ! ncsim: *W,RNQUIE: Simulation is complete.
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