Desmistificando Extensões Customizadas no Design SoC RISC-V

A conversa sobre configurar um processador base ou adicionar extensões customizadas para resolver tradeoffs de design hardware-software em um system-on-chip (SoC) tem sido há muito uma pedra angular da proposta de valor da comunidade RISC-V. Artigos recentes — como Um guia para acelerar aplicações com instruções customizadas RISC-V sob medida — destacam os benefícios tangíveis de estender a ISA open-source.

Os SoCs de IA e machine learning de hoje são limitados por potência, performance e área de die, tornando extensões de ISA uma alavanca poderosa mas frequentemente negligenciada para atender essas demandas.

Um webinar recente da Quantum Leap Solutions, intitulado Flexibilidade RISC-V — O Poder de Extensões Customizadas, visou desmistificar como a ISA RISC-V pode ser adaptada para design SoC moderno. A sessão atraiu mais de 100 participantes e contou com um painel de especialistas da indústria.

A discussão focou em como uma ISA modificada pode acelerar aplicações emergentes e como designers avaliam extensões para a arquitetura RISC-V.

Moderado por Mike Ingster, fundador e presidente da Quantum Leap Solutions, os painelistas foram:

• John Min, Diretor de FAE na Andes Technology
• Larry Lapides, Vice-Presidente de Vendas na Imperas Software
• Taek Nam, Engenheiro Sênior de Aplicação na Mentor

Mike Ingster: Por que RISC-V é uma opção melhor para aplicações de IA e ML learning do que outras arquiteturas de CPU?

John Min: RISC-V foi concebido quando IA se tornou mainstream, e seu conjunto de instruções vetoriais foi projetado com cargas de trabalho de IA e VR em mente.

Larry Lapides: Em um sistema de IA com array multiplexado de processadores heterogêneos — uma arquitetura que vimos implementada em múltiplas ocasiões — um designer pode combinar cores escalares e vetoriais. RISC-V permite remover features desnecessárias mantendo instruções vetoriais, entregando PPA (price-performance-area) superior.

Ingster: Cores RISC-V com extensões vetoriais também podem ser estendidos com instruções customizadas?

Min: Sim. Um exemplo típico é um core vetorial que incorpora extensões do cliente para adicionar buffers extras, prevenindo stalls devido a starvation de dados.

Lapides: Tanto Imperas quanto Andes têm clientes que implementaram tais funções customizadas para melhorar performance.

Ingster: Em um array multiprocessador, todos CPUs precisam da mesma configuração, ou podem ter diferentes instruções customizadas?

Lapides: Processadores heterogêneos são comuns. Instruções customizadas podem variar entre cores, e até o conjunto de instruções base pode diferir — um core pode suportar instruções vetoriais enquanto outro permanece escalar, permitindo execução intercalada.

Min: Em um array multiplexado, tanto CPUs quanto simuladores podem ser heterogêneos, permitindo simulação multicore eficiente.

Ingster: Vocês veem um processador RISC-V server-class no mercado?

Min: A trajetória é clara: frequência mais alta, pipelines mais largos, execução out-of-order, e multicores massivamente paralelos. Esses elementos já estão aparecendo em cores RISC-V de próxima geração para workloads enterprise de IA.

Lapides: Historicamente, RISC-V começou com SoCs proof-of-concept de 32 e 64 bits. Cerca de dois anos atrás vimos um surge de SoCs focados em segurança e IoT. Hoje estamos testemunhando processadores application-class — cores RISC-V de 64-bit rodando RTOS real e pipelines out-of-order iniciais. Os primeiros chips server-class são esperados nos próximos dois a três anos.

Ingster: Extensões customizadas podem prover segurança de dispositivo e gerenciamento de ciclo de vida?

Min: Absolutamente. Uma instrução customizada pode realizar verificações em runtime para forçar compatibilidade de software, ou uma porta de memória dedicada pode isolar dados críticos, melhorando segurança e controle de ciclo de vida.

Taek Nam: Designers também podem alavancar IP de analytics embarcados Tessent para incorporar segurança e gerenciamento de ciclo de vida diretamente em SoCs com extensões customizadas.

Ingster: Por que a abordagem RISC-V para instruções customizadas é diferente de outros vendors como ARC ou Tensilica?

Min: O mecanismo formal de extensão do RISC-V permite que instruções customizadas sejam formalmente incorporadas ao padrão, fornecendo um caminho claro para adoção mais ampla.

Ingster: Como um desenvolvedor pode compartilhar instruções customizadas com clientes ou parceiros?

Min: Três opções existem: mantê-la proprietária, submetê-la à RISC-V International para inclusão (ex.: extensões DSP da Andes que se tornaram P-extensions), ou compartilhar os intrinsics e header files enquanto protege a implementação sob NDA.

Lapides: Um modelo de extensão customizada pode ser oferecido como open-source ou binário, ou como modelo de processador instruction-accurate, facilitando desenvolvimento de software pré-silício.

Ingster: Extensões customizadas levarão a questões de compatibilidade dentro da Comunidade RISC-V?

Min: Extensões proprietárias permanecem isoladas; se uma extensão ganha uso generalizado, pode ser proposta para inclusão na ISA base, prevenindo fragmentação.

Ingster: O processador vetorial é suportado por um compilador em sua versão atual?

Min: As RISC-V Vector Extensions 0.8 são estáveis e suportadas por GCC e LLVM. Suporte final do compilador seguirá a finalização da especificação oficial.

Ingster: Como extensões customizadas são suportadas na toolchain de software?

Lapides: Designers incorporam extensões em seus modelos RISC-V, gerando simuladores de instruction-set para desenvolvimento de software. GCC e LLVM podem ser estendidos para suportar novas instruções, e designers podem fornecer implementações macro.

Ingster: Como o compilador é informado de uma instrução customizada recém-criada?

Lapides: A equipe de software deve implementar a instrução no backend do compilador.

Min: Alternativamente, trate a instrução como uma biblioteca: forneça um header file e uma implementação proprietária opcional, minimizando esforço de desenvolvimento enquanto ainda ganha performance.

Ingster: Quais OSs são suportados no RISC-V, e há suporte para Android?

Lapides: Linux, Zephyr RTOS, e outros sistemas operacionais real-time são alvos primários. Android não foi oficialmente verificado no RISC-V, mas esforços de porting estão em andamento. O site da RISC-V International lista todos OSes suportados.

Ingster: Como extensões customizadas são verificadas?

Lapides: Verificação envolve adicionar extensões ao RTL e ao modelo do processador. Simuladores de instruction-set permitem validação de software precoce.

Taek: Um cliente recente usou nosso IP de analytics embarcados para rastrear e quantificar ganhos de performance de instruções customizadas, confirmando benefícios através de validação data-driven.

Ingster: Quanta área é necessária para adicionar o IP de analytics embarcados?

Taek: Tipicamente cerca de 1% do die, dependendo da configuração. Cada design é avaliado para otimizar área enquanto entrega valor máximo.

Estes destaques são extraídos da discussão completa do painel, hospedada pela Quantum Leap Solutions.