Arquitetura de GPU Open-Source Baseada em RISC-V (RV64X)

Um coletivo de engenheiros está avançando um novo conjunto de instruções gráficas otimizado para renderização 3D e processamento de mídia. Essas instruções estendem a ISA vetorial base da RISC-V com tipos de dados específicos para gráficos e extensões em camadas, cobrindo vetores, matemática transcendental, manipulação de pixels, texturas e operações de Z/frame-buffer. A proposta, chamada RV64X, usa instruções de 64 bits para entregar uma ISA unificada CPU-GPU robusta.

Por Que Agora?

GPUs comerciais se destacam em cargas de trabalho principais, mas frequentemente falham em tarefas de nicho como clipping de fusto 3D de fase dupla, HPC adaptável (ex: FFTs de profundidade de bits arbitrária) e SLAM de hardware. Um padrão aberto impulsionado pela comunidade pode reduzir o ciclo de desenvolvimento de 10-20 anos, fomentar verificação cruzada e fornecer soluções flexíveis e escaláveis para uma gama mais ampla de aplicações.

A visão da equipe é um core compacto e eficiente em área que oferece programabilidade e extensibilidade personalizadas. Estará disponível como IP open-source gratuito para targets FPGA e ASIC, visando inicialmente microcontroladores de baixo consumo. O design será compatível com Vulkan, com suporte futuro para OpenGL, DirectX e outras APIs.

O hardware final será um core RISC-V com uma unidade funcional GPU integrada. Para o programador, apresenta um único conjunto de instruções de 64 bits; opcodes escalares são prefixados com contexto vetorial, permitindo que o compilador gere instruções SIMD nos bastidores. A arquitetura suporta emissão variável, SIMD predicado, front-end vetorial, exceções precisas, shadowing de branch e mais. Nenhuma camada separada RPC/IPC é necessária para comunicação CPU-GPU. Suportará ponto fixo de 16 bits (ideal para FPGAs) e ponto flutuante de 32 bits (ASICs ou FPGAs).

O design aproveita o formato Vblock do esforço Libre GPU:

• Estrutura tipo VLIW bit-a-bit que marca instruções escalares com contexto de registrador
• Sub-blocos fornecem comprimento vetorial, swizzling, overrides de largura e predicação
• Nenhum opcode vetorial dedicado; modo vetorial é ativado quando um opcode escalar referencia um registrador marcado como vetorial
• Execução de for-loop em nível de hardware de múltiplas operações escalares contíguas, implementada como SIMD, multi-emissão ou execução única dependendo da escolha do fornecedor

Tipos de dados suportados incluem escalares de ponto fixo e flutuante de 8, 16, 24 e 32 bits, bem como funções transcendentes (sincos, atan, pow, exp, log, rcp, rsq, sqrt, etc.). Vetores RV32-V suportam operações de 2 a 4 elementos com elementos de 8, 16 ou 32 bits, e instruções especializadas para pipelines gráficos 3D: pontos (XYZW), pixels (RGBA), texels (UVW) e coeficientes de material.

• Pontos XYZW (64 e 128 bits, ponto fixo e flutuante)
• Pixels RGBA (8, 16, 24 e 32 bits)
• Texels UVW (8, 16 bits por componente)
• Parâmetros de material (Ia, ka, Id, kd, Is, ks...)

Suporte nativo a matrizes 2×2, 3×3 e 4×4 está incluído, armazenadas como 4×4 para simplicidade.

Benefícios de uma ISA CPU-GPU fundida incluem pipeline gráfico dirigido por microcódigo, suporte a shaders personalizados, extensões de ray-tracing e suporte a vetores inteiros de 8 bits para cargas de trabalho de IA e machine learning.

Rasterizadores personalizados — como superfícies baseadas em spline, patches de subdivisão e tessellators sob medida — podem ser implementados. A arquitetura é totalmente configurável, permitindo estágios de pipeline definidos pelo usuário, operações de geometria/pixel/frame-buffer e instancing.

A implementação de referência terá:

• Cache SRAM de Instrução/Dados de 32 KB
• SRAM de Microcódigo de 8 KB
• Decodificador de Instrução de Dupla Função
  • Suporte hardwired RV32V e RV64X
  • Decodificador microcodificado para extensões personalizadas
• ALU Vetorial Quad (ponto fixo/flutuante de 32 bits)
• Arquivo de Registradores de 136 bits (1K elementos)
• Unidade de Função Especial
• Unidade de Textura
• Frame Buffer Local Configurável

A escalabilidade está integrada na arquitetura, como mostrado abaixo.

Inovações-chave incluem uma ISA CPU-GPU unificada, registradores configuráveis para tipos de dados personalizados e microcódigo baseado em SRAM definido pelo usuário para extensões específicas de aplicação — estágios de rasterizador personalizados, ray tracing, machine learning e visão computacional.

O mesmo core pode servir como microcontrolador gráfico autônomo ou unidade de shader escalável, suportando implementações nativas FPGA e ASIC.

Por Que Gráficos Open-Source?

GPUs atuais visam principalmente mercados high-end — jogos, HFT, visão e ML — deixando uma lacuna para dispositivos mainstream como quiosques, outdoors, jogos de cassino, brinquedos, robótica, wearables, HMI industrial, infotainment e clusters automotivos. Um core gráfico escalável e aberto para RISC-V reduziria encargos multi-linguagem e estimularia inovação nesses domínios.

Próximos Passos

A especificação é inicial e em evolução. A equipe planeja lançar um fórum de discussão, construir um simulador de conjunto de instruções e desenvolver um protótipo FPGA usando IP open-source. Benchmarks e demos estão em andamento. Desenvolvedores interessados devem contatar Atif Zafar para participar do esforço.

Em paralelo, a iniciativa Libre-RISC-V 3D GPU visa criar um SoC híbrido CPU/VPU/GPU — não uma GPU dedicada — fornecendo um processador completo licenciado Libre para uma variedade de aplicações embarcadas.

Contexto da Indústria

O ecossistema GPU agora inclui mais de uma dúzia de grandes players: Apple, Qualcomm, AMD, Nvidia, Arm, Intel, Think-Silicon, DMP, Jingjia Micro, VeriSilicon, Imagination Technologies e a emergente comunidade RISC-V Graphics.

Casos de uso potenciais para uma GPU livre e flexível vão além de gráficos, abrangendo mineração de criptomoedas e outras cargas de trabalho intensivas em computação.

A adoção provavelmente levará pelo menos dois anos. A Xilinx, que atualmente integra Mali da Arm em sua linha Zynq, e vários fornecedores chineses são possíveis adotantes iniciais.

>> Este artigo foi publicado originalmente em nosso site irmão, EE Times.

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