Cúpula RISC-V 2020: Principais Sessões e Destaques

A terceira cúpula anual RISC-V ocorrerá online de 8 a 10 de dezembro de 2020. A agenda abrange três dias de palestras sobre arquitetura, hardware, software, ferramentas, verificação, segurança e estudos de caso reais do ecossistema global RISC-V.

Líderes tecnológicos e grupos de pesquisa apresentarão atualizações de produtos, projetos e implementações, destacando como a arquitetura de conjunto de instruções (ISA) RISC-V impulsiona a próxima geração de hardware, software e propriedade intelectual (IP).

O evento conta com um salão de exposição online, oportunidades de networking e uma lista completa de palestrantes — incluindo executivos da Andes Technology, Alibaba, CHIPS Alliance, Google, IBM, NXP Semiconductors, OneSpin Solutions, Red Hat, Seagate, SiFive, Western Digital e mais.

Como parceiro de mídia, o embedded.com realizará um bate-papo à lareira em 9 de dezembro com David Patterson, o pioneiro que cunhou "RISC" em 1980 e coautor do livro fundamental "Computer Architecture: A Quantitative Approach".

A agenda completa está disponível online; visite o site da cúpula para detalhes.

Dia 1 – Terça-feira, 8 de dezembro de 2020

Construindo um Ecossistema Aberto de Machine Learning na Edge com RISC-V, Zephyr, TensorFlow Lite Micro e Renode

Painel principal com Tim Ansell (Google), Kate Stewart (Projeto Zephyr), Brian Faith (QuickLogic) e Michael Gielda (Antmicro) discute como RISC-V, Zephyr RTOS, TensorFlow Lite Micro e Renode convergem para criar um ambiente de desenvolvimento de ML neutro a fornecedores e rastreável para dispositivos edge.

Aproveitando o Ecossistema RISC-V para Entregar um Chip Comercial em Menos de $10 M

Dean Halle, CEO da Intensivate, explica a jornada para um CPU de cluster comercial de 12 nm produzido em menos de $10 milhões, destacando o papel do RTL Rocket-Chip, emulação FPGA FireSim e a linguagem de hardware Chisel.

Dia 2 – Quarta-feira, 9 de dezembro de 2020

RISC-V em Estações Base Small-Cell 5G New Radio

Gajinder Panesar (Mentor, Siemens) e Peter Claydon (Picocom) apresentam um SoC heterogêneo que alimenta estações base small-cell 5G NG com clusters RISC-V e DSPs dedicados, detalhando monitoramento em tempo real e análises embarcadas que garantem conformidade rigorosa de tempo.

Firmware Seguro de IoT para RISC-V

Cesare Garlati (Hex Five Security) e Sandro Pinto (Universidade do Minho) apresentam uma stack IoT segura, aberta e gratuita para RISC-V, cobrindo SoC FPGA, TEE multi-zona, RTOS crítico para segurança, TCP/IP, criptografia TLS-ECC e MQTT para atualizações OTA.

Dia 3 – Quinta-feira, 10 de dezembro de 2020

Software Embarcado Reimaginado: Processadores de Thread Usando RISC-V

Russell Klein (Mentor Graphics) e Colin Walls (Mentor, Siemens) demonstram como atribuir tarefas a núcleos RISC-V dedicados simplifica o escalonamento em tempo real, com métricas PPA de ASIC 14 nm ilustrando trade-offs de potência, desempenho e área.

Guia para a Extensão de Criptografia RISC-V

Ben Marshall (Universidade de Bristol) e Barry Spinney (Nvidia) percorrem a extensão de criptografia, cobrindo conjuntos de instruções, custos de implementação e ganhos de desempenho de software em classes de núcleo.

CORE-V-VERIF: Plataforma de Verificação de Grau Industrial para Núcleos RISC-V

Apresentado por Sven Byer (OneSpin Solutions), Steve Richmond (Silicon Labs) e Mike Thompson (Grupo OpenHW), esta sessão detalha o papel do CORE-V-VERIF na verificação dos núcleos CV32E40P, CV32A6 e CV64A6, e oferece um treinamento de início rápido para projetos futuros.

Registre-se agora para a Cúpula Virtual RISC-V 2020 (8 a 10 de dezembro) e participe de keynotes, apresentações técnicas, tutoriais e mais. Visite o site da cúpula e registre-se aqui.