Astera Labs Apresenta Soluções CXL 2.0 e PCIe 5.0 para Reduzir Latência e Potencializar Computação Heterogênea

A startup de semicondutores fabless Astera Labs anunciou soluções de conectividade CXL 2.0 e PCIe 5.0 purpose-built, projetadas para desbloquear arquiteturas de computação heterogênea e abordar cargas de trabalho sensíveis à latência em data centers. As novas soluções visam gargalos de performance system-wide em aplicações data-centric.

Com o crescimento de dados e cargas de trabalho especializadas como IA e machine learning, aceleradores purpose-built devem operar lado a lado com CPUs de propósito geral na mesma placa ou rack, compartilhando um espaço de memória unificado. A interconexão CXL 2.0 é essencial para criar topologias cache-coerentes.

O primeiro produto do portfólio é a família de smart retimers Aries Compute Express Link (CXL 2.0) (PT5161LX, PT5081LX), entregando conectividade CXL.io de baixa latência. Esses dispositivos estão atualmente em sampling com clientes estratégicos. O CEO Jitendra Mohan disse: "Ao expandir para o ecossistema CXL, a Astera Labs dá mais um grande salto para fornecer soluções purpose-built que desbloqueiam computação heterogênea complexa e topologias de sistemas composable e disaggregated."

A especificação CXL 2.0, lançada pelo CXL Consortium em novembro de 2020, estende a interconexão aberta e padrão da indústria com coerência de cache e semântica de memória. Novos recursos incluem switching para fan-out para suportar mais dispositivos, memory pooling para maior utilização e capacidade sob demanda, e suporte a memória persistente — tudo mantendo compatibilidade total com versões anteriores CXL 1.1 e 1.0.

Barry McAuliffe, presidente do CXL Consortium, observou: "Como membro inicial do CXL Consortium, a Astera Labs contribuiu com sua expertise em conectividade para avançar o padrão CXL. É ótimo ver sua primeira implementação de silício CXL chegar ao mercado em suporte a um ecossistema CXL em rápido crescimento."

Novas Soluções PCIe 5.0 em Colaboração com Intel

A Astera Labs anunciou um novo modo de baixa latência em seu portfólio de smart retimers Aries para conectividade PCIe com processadores Intel Xeon Scalable. Desenvolvido em parceria com a Intel, este modo reduz a latência do link PCIe para sub-10 ns e impulsiona performance em workloads data-centric. A Astera Labs afirma ser o primeiro vendor a demonstrar interoperabilidade robusta PCIe 5.0 com a plataforma Xeon Scalable Sapphire Rapids da Intel.

Um novo add-in-card smart retimer plug-and-play, Equinox, também foi lançado. Desenvolvido com a Intel, o card e seu firmware purpose-built simplificam a criação de sistemas habilitados para PCIe 5.0 usando os mais recentes processadores Xeon Scalable da Intel, marcando a mudança da Astera Labs para boards plug-and-play user-friendly que aceleram implantação de topologias de sistema complexas.

"PCIe Gen5 e CXL são tecnologias fundamentais para workloads de computação heterogênea e arquiteturas de data center hoje e amanhã", disse Zane Ball, VP corporativo e gerente geral de engenharia e arquitetura de data center da Intel. "A Intel está colaborando com líderes do ecossistema como a Astera Labs para reduzir significativamente a latência de interconexão PCIe e CXL nas próximas plataformas Intel Xeon Scalable, incluindo Sapphire Rapids."

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