A necessidade de empacotamento de escala de chip de nível de wafer em SRAMs

Ao falar sobre o futuro da tecnologia vestível, Ralph Osterhout (CEO, The Osterhout Design group) fez uma observação nítida e relevante:“ O que não funcionará é um dispositivo volumoso que distancia as pessoas de seu ambiente. Se você está falando sobre algo que o faz parecer um tubarão-martelo com fios? Então não. Não vai funcionar. ” ( fonte ) Isso indica claramente o curso futuro da inovação em tecnologia vestível. É claro que para ter sucesso, um item eletrônico vestível deve ser pequeno, mas mantendo o desempenho.

Para reduzir a pegada e, conseqüentemente, o espaço geral da placa, os microcontroladores estão migrando para nós de processo menores a cada geração sucessiva. Ao mesmo tempo, eles estão evoluindo para realizar operações mais complexas e poderosas. A necessidade de aumentar a memória cache torna-se iminente à medida que as operações se tornam mais complexas. Infelizmente, com cada novo nó de processo, aumentar o cache integrado (SRAM integrado) torna-se um desafio por vários motivos, incluindo um SER mais alto, menor rendimento e maior consumo de energia. Além disso, os clientes também possuem requisitos de SRAM personalizados. Para um fabricante de MCU fornecer todos os tamanhos de cache possíveis, seria necessário que ele tivesse um portfólio muito grande para ser gerenciável. Isso leva à necessidade de limitar a SRAM incorporada na matriz do controlador e, em vez disso, armazenar em cache por meio de uma SRAM externa.

No entanto, usar uma SRAM externa desafia o próprio processo de miniaturização, pois as SRAMs externas ocupam um espaço significativo no quadro. Por causa de sua estrutura de seis transistores, reduzir o tamanho de uma SRAM externa ao migrá-la para nós de processo menores irá gerar os mesmos problemas que atormentam a miniaturização de SRAMs incorporadas.

Isso nos leva à próxima alternativa para esse problema antigo:reduzir a relação entre o pacote do chip e o tamanho da matriz na SRAM externa. Normalmente, o tamanho de um chip SRAM embalado é muitas vezes (até 10x) o tamanho da matriz. Uma maneira comum de abordar o problema é não usar um chip SRAM empacotado. Em vez disso, faz sentido pegar o dado SRAM (1/10 ^th o tamanho de um chip SRAM) e empacote-o junto com a matriz MCU usando sofisticado empacotamento multi-chip (MCP) ou técnicas de empacotamento 3D (também conhecido como SiP ou System-in-Package). No entanto, esse método requer um investimento significativo e é viável apenas para os maiores fabricantes. Do ponto de vista do design, também reduz a flexibilidade, uma vez que os componentes em um SiP não são facilmente substituíveis. Por exemplo, se houver uma nova tecnologia SRAM disponível, não podemos substituir facilmente a matriz SRAM no SiP. Para substituir qualquer dado dentro do pacote, todo o SiP teria que ser requalificado. A requalificação requer reinvestimento e tempo adicional.

Portanto, há uma maneira de economizar espaço na placa, enquanto mantém a SRAM fora do MCU e não se mete nas complicações do MCP? Voltando à proporção do tamanho da matriz para o chip, vemos um escopo para melhorias significativas. Por que não verificar se pode haver um pacote que pode ficar mais perto da matriz? Em outras palavras, se você não pode eliminar o pacote, reduza a proporção do tamanho.

A abordagem mais avançada atualmente é reduzir o tamanho do molde embalado usando WLCSP (pacote de escala de chip de nível de wafer). WLCSP refere-se à tecnologia de montagem de unidades individuais em pacotes após cortá-los de um wafer. O dispositivo é essencialmente uma matriz com um padrão de arranjo de saliências ou bolas sem usar fios de ligação ou conexões intermediárias. Por especificação, uma parte do pacote de escala de chip tem uma área que é no máximo 20% maior do que a matriz. Hoje, o processo atingiu um nível de inovação em que as fábricas produzem dispositivos CSP sem aumentar a área da matriz (apenas aumentando ligeiramente a espessura para se ajustar às saliências / esferas).

Figura. O empacotamento de escala de chip de nível de wafer (WLCSP) oferece a abordagem mais avançada para reduzir o tamanho do molde embalado. O WLCSP mostrado aqui foi desenvolvido na Deca Technologies e não aumenta a área da matriz que o compõe. (Fonte:Deca Technologies / Cypress Semiconductor)

O CSP tem certas vantagens sobre a matriz simples. Os dispositivos CSP são mais fáceis de testar, manusear, montar e reformular. Eles também têm características aprimoradas de condução térmica. E quando as matrizes mudam para nós de processo mais novos, o tamanho do CSP pode ser padronizado enquanto as matrizes diminuem. Isso garante que uma peça CSP possa ser substituída por uma peça CSP de geração mais recente sem nenhuma das complicações associadas à troca de uma matriz.

É bastante claro que essas economias de espaço são significativas quando se trata dos requisitos de wearables e eletrônicos portáteis. Por exemplo, um BGA de 48 bolas usado por memórias em muitos dispositivos vestíveis hoje tem as dimensões de 8 mm x 6 mm x 1 mm (48 mm ³ ) Em comparação, a mesma peça em um pacote do tipo CSP tem as dimensões 3,7 mm x 3,8 mm x 0,5 mm (7 mm ³ ) Ou seja, é possível reduzir o volume em 85%. Essa economia pode ser usada para reduzir a área e a espessura do PCB do dispositivo portátil. Por esse motivo, há uma demanda renovada por dispositivos baseados em WLCSP, além de apenas SRAM de fabricantes de vestíveis e IoT (Internet das coisas). Para obter mais informações sobre como projetar com WLCSP, os projetistas podem consultar o guia Getting Started with Chip Scale Packages.