Dominando Taxas de Erro de Código ADC: O Que Você Precisa Saber

À medida que conversores analógico-digitais (ADCs) de alta velocidade aumentaram em taxa de amostragem, também aumentou o problema de erros de código — também conhecidos como sparkle codes — nos dados de saída do ADC. Um erro de código é definido como erro no código de saída de um ADC que excede um limiar definido. O limiar é mais comumente definido como o nível onde um erro excede a amplitude esperada do ruído do ADC de forma que o erro possa ser facilmente identificado na presença de ruído.

Outra forma de explicar esta definição de limiar de erro é que a amplitude do erro ocorre com probabilidade excedendo a probabilidade esperada dessa amplitude dada a distribuição Gaussiana assumida do ruído do ADC. Fig. 1 mostra exemplo de erro de código encontrado nas amostras de saída de um ADC. A amostra errônea é claramente visível quando comparada à onda senoidal ideal e excede em muito o ruído das outras amostras no gráfico.

A taxa de erro de código (CER) de um ADC, também às vezes chamada taxa de erro de palavra (WER) ou taxa de erro de metastabilidade, é definida como o número médio de erros por amostra e é medida contando o número médio de amostras entre erros consecutivos. É mais frequentemente definida como ordem de grandeza, como 10^–12 erros/amostra. O tempo médio entre erros, portanto, depende da taxa de amostragem do conversor. A CER medida é precisa apenas quando o ADC roda na taxa de amostragem em que a CER foi medida. Em geral, reduzir a taxa de amostragem pode melhorar a CER em ordens de grandeza.

Vamos ver de onde vêm os erros de código para entender por que a taxa de amostragem é fator principal.

O Que Faz um ADC Cintilar?

Uma arquitetura ADC multi-etapas, como ADC flash pipeline ou ADC de registro de aproximação sucessiva (SAR), converte tensão amostrada em bits digitais em estágios, e cada estágio consecutivo depende do resultado do estágio anterior. Considere um ADC flash pipeline básico de alta velocidade, como mostrado na Fig. 2. Este ADC simplificado mostra dois estágios de conversão onde cada estágio sucessivo produz código digital que estima mais finamente o sinal de entrada.

A operação do ADC mostrado é a seguinte:

• O primeiro estágio amostra a tensão de entrada e converte grosseiramente o sinal analógico de entrada em código digital usando o ADC do primeiro estágio. O flash ADC neste estágio funciona comparando a tensão amostrada contra referências de tensão estáticas, geradas a partir da tensão de referência principal do ADC (V_REF), usando comparadores de alta velocidade. A saída dos comparadores flash é uma amostra digital codificada em termômetro representando a tensão de entrada.

• O código termômetro convertido é então enviado diretamente ao DAC do primeiro estágio. Este DAC produz a tensão analógica correspondente à amostra grosseiramente convertida.

• Subtraindo a saída do DAC do primeiro estágio da tensão de entrada original resulta na tensão de erro de quantização ou tensão de resíduo (V_RES). O resíduo é então amplificado e re-amostrado (pipeline) para o segundo estágio.

• O ADC do segundo estágio quantiza V_RES para obter estimativa mais precisa (maior resolução) da tensão analógica de entrada original.

O processo de criação de V_RES introduz um loop de decisão de alta velocidade. Dentro de um período de clock de amostragem, a tensão amostrada deve ser convertida em código digital pelo ADC do primeiro estágio. O código digital deve ser saído do DAC do primeiro estágio, subtraído da tensão de entrada original e re-amostrado pelo segundo estágio. O loop de decisão de alta velocidade introduz erros de código porque o comparador no flash ADC tem tempo de assentamento que é função da diferença entre a tensão amostrada e V_REF.

Mais simplesmente, um comparador leva mais tempo para assentar quando a tensão de entrada (V_CAP1) está próxima da tensão de referência (como 7 * V_REF /8) do comparador. Teoricamente, se V_CAP1 for infinitesimalmente próximo à tensão de referência do comparador, o comparador nunca assentará porque estará operando em sua região linear.

Ruído impedirá que isso ocorra na prática, mas se o comparador demorar demais para assentar, o DAC do primeiro estágio pode usar código digital incorreto para sair a tensão analógica quantizada. O resultado é um V_RES que não corresponde ao código digital de saída real do ADC do primeiro estágio. O ADC do segundo estágio então converte o V_RES errado, resultando em erro de código.

O Que Afeta a CER?

Agora você deve ter detalhes suficientes para tirar conclusões sobre o que afeta a CER. A CER claramente depende da taxa de amostragem. Taxa de amostragem mais rápida reduz o tempo no qual o loop de decisão tem para tomar uma decisão. Menos tempo para decidir resulta em aumentos exponenciais na probabilidade de o comparador não ter assentado a tempo.

—Matt Guibord é engenheiro de sistemas em conversores de alta velocidade na Texas Instruments.