FinFETs de Silício-Germânio: Canais de Baixa Resistência para 7nm e Além

Na IBM Research em Albany, NY, nossa equipe de semicondutores está empurrando tecnologia CMOS rumo a 10 nm, 7 nm e nós futuros. À medida que dimensões de dispositivos encolhem, resistência do canal do transistor torna-se fator decisivo no desempenho do chip. Inovar material do canal para baixar essa resistência é essencial para manter 7 nm e além competitivos. Nosso foco é silício-germânio (SiGe), material-chave que permitiu ganhos de performance-energia destacados no lançamento de 7 nm do ano passado.

Perfis simétricos de FinFET Si (a) e FinFET SiGe (b) em 10 nm, fabricados no Complexo NanoTech do Politécnico SUNY. FinFETs SiGe exibem propriedades elétricas superiores.

Chips FinFET 14 nm atuais usam canais apenas de silício — estabilidade do silício limita além desta escala. Em contraste, FinFETs baseados em SiGe entregaram ganhos de performance comprovados sob padrões da indústria 10 nm, oferecendo caminho prático para tecnologia CMOS escalável. Uma vantagem é capacidade de integrar dispositivos de baixa potência e alto desempenho em um único die sem comprometer nenhum tipo.

FinFETs SiGe também demonstram confiabilidade elétrica aprimorada, traduzindo em performance de chip mais estável durante sua vida. Consequentemente, mesmo fluxo de processo serve supercomputadores de alto desempenho e dispositivos móveis com restrição de energia.

Ao introduzir átomos de germânio maiores em rede de silício, SiGe cria descompasso de rede deliberado que gera tensão no canal do transistor. Esta tensão aumenta mobilidade de portadores, permitindo mais corrente fluir em voltagens menores. Assim, SiGe permite roteiro escalável para dimensões menores preservando equilíbrio potência-desempenho.

SiGe para Nós Futuros: Resolvendo Desafios de Produzir Chips 10 nm & 7 nm

Manter tensão através de todo fluxo de integração e controlar densidade de defeitos são dois obstáculos técnicos primários para FinFETs SiGe em 10 nm e abaixo. Tensão pode ser perdida durante recozimentos térmicos que ativam dopantes, durante etapas de recess source/drain que formam junção uniforme, ou durante padronização de aleta em designs requerendo aletas ultra-curtas.

Controle de defeitos é igualmente crítico para produção em massa. Descompasso de rede entre canal SiGe e substrato de silício torna difícil manter níveis de defeitos dentro de limites fabricáveis através de wafer inteiro. Através de crescimento epitaxial avançado, integração inovadora de módulo de aleta e engenharia refinada de source/drain, alcançamos retenção de tensão e baixa defeituosidade em nossos nós de teste 10 nm e 7 nm.

Baseado neste estudo de viabilidade, colaboramos com designers de chips e foundries para levar FinFETs SiGe à produção em volume. Antecipamos que SiGe substituirá FinFETs de silício em próximos nós CMOS, alimentando tudo de supercomputadores a dispositivos móveis. Tecnologia também promete para aplicações "more-than-Moore" — nuvem, computação cognitiva e outros cenários de baixa potência — onde uso eficiente de energia é primordial.

Leitura Adicional

Seções transversais de aleta e pilha de gate para larguras de aleta variando de 87 nm (a) a 3 nm (g) com maior conteúdo de Ge para Fin SiGe.

No simpósio IEEE VLSI deste ano, nossas equipes exibiram suíte de avanços em dispositivo, material e integração que aproveitam SiGe sob regras de base 10 nm e traçam caminho para nó 7 nm fabricado ano passado. Destaques incluíram controle de defeituosidade, inovações em pilha de gate e camada interfacial adaptadas para Fin SiGe, e técnicas avançadas de contato — todos detalhados em nossos papers VLSI.

• T2.2: "Tecnologia FINFET com Canal SiGe de Alta Mobilidade para 10 nm e Além"
• T4.3: "Scavenging Seletivo de GeO_x da Camada Interfacial em Canal Si_1‑xGe_x para CMOS Si/Si_1‑xGe_x de Alta Mobilidade"
• T9.3: "FinFETs SiGe de Alta Ge-Content Strained Replacement High-K/Metal-Gate com Alta Mobilidade de Lacunas e Excelente SS e Confiabilidade em EOT Agressivo ~7Å e Dimensões Escalonadas até Larguras de Fin Sub-4 nm"
• T7.2: "Contatos Siliceto Ti e NiPt/Ti Liner para Tecnologias Avançadas"

Esquemático do processo inovador de scavenging seletivo de GeOx (a) e camada interfacial livre de GeOx (b) com canal SiGe.

*-FinFET refere-se a arquitetura de transistor que eleva canal em estruturas semelhantes a aletas.

Dechao Guo é membro da equipe de pesquisa, mestre inventor e gerente de Advanced Device Design & Integration na IBM Research.