IBM Apresenta Sete Avanços para Chips Além de 7nm no SPIE

Quando a IBM revelou pela primeira vez chips de teste funcionais de 7 nm em 2015 em parceria com GLOBALFOUNDRIES e Samsung, antecipamos prontidão para fabricação dentro de um ano. Hoje, a indústria de semicondutores está acelerando, e a IBM está traçando o caminho para a próxima geração de nós além de 7 nm.

Na conferência de Litografia Avançada da Sociedade Internacional de Óptica e Fotônica (SPIE) deste ano, a IBM apresentou sete artigos que iluminam os avanços tecnológicos impulsionando a transição além do nó de 7 nm, todos centrados na litografia de Ultravioleta Extremo (EUV).

Alcançar dimensões de transistores sub-nanômetro e interconexões em escala atômica exige técnicas de padronização que sejam de alta resolução e eficientes em processo. EUV oferece uma solução de exposição única que supera os limites de resolução de métodos de litografia anteriores. As sete apresentações no SPIE destacam desenvolvimentos críticos em design de máscara EUV, química de resist e integração de processo — pedras angulares para 7 nm confiável e nós futuros.

Otimização de Intenção de Design para Nós Além de 7 nm

Michael Crouse, Nicole Saulnier e Derren Dunn demonstram que ajustes modestos na geometria de fiação podem melhorar dramaticamente a imprimibilidade EUV. A Figura 1 mostra como formas de máscara otimizadas permitem linhas contínuas e ininterruptas em dimensões abaixo do limiar de 7 nm, reduzindo variabilidade elétrica e aumentando rendimento.

Figura 1: Otimização de contraste em fiação metálica 2-D. Com esta melhoria, features 20–30% menores que as alcançadas no nó de 7 nm podem ser impressas robustamente, reduzindo significativamente variabilidade física e elétrica.

Explorando Novas Pilhas de Máscara EUV

Simulações de Martin Burkhardt cobrem a tabela periódica inteira para identificar materiais de máscara que possam fornecer maior contraste sem exigir mudanças na óptica EUV. Fabricar máscaras com essas ligas avançadas poderia permitir escalonamento contínuo além de 7 nm mantendo a infraestrutura EUV atual.

Quantificando Rugosidade de Borda e Largura de Linha

Ravi Bonam apresenta uma metodologia abrangente para medir e minimizar rugosidade em linhas impressas por EUV. Seu trabalho identifica condições de processo que produzem as features mais suaves, melhorando diretamente manufaturabilidade e desempenho do chip.

Melhorando Interfaces Resist-Hardmask

Dario Goldfarb investiga a química entre resists EUV e hardmasks inorgânicos. Ao personalizar interações de superfície — ilustrado na Figura 2 — ele alcançou a primeira padronização confiável de resists em hardmasks de silício, passo crítico para transferir padrões EUV para o substrato.

Figura 2: Um resist EUV anteriormente incompatível com hardmask inorgânico de silício agora é padronizado com sucesso após personalização de superfície.

Camadas de Adesão de Escova Polimérica

Indira Seshadri mostra que uma fina escova polimérica pode servir como promotor de adesão entre features impressas por EUV e o substrato. Esta abordagem preserva a fidelidade do design durante a gravação, garantindo alto rendimento nos menores tamanhos de feature.

Reduzindo Densidade de Defeitos em Filmes EUV Compostos

Luciana Meli apresenta um fluxo de trabalho sistemático de inspeção de defeitos que identifica melhorias de material e processo necessárias para a baixa defeituosidade requerida em 7 nm e além.

Padronização de Exposição Única para Features Sub-30 nm

Anuja De Silva demonstra padronização de exposição única EUV de circuitos de fiação em 30 nm e menores — dimensões que empurram além do nó de 7 nm. A Figura 3 ilustra o salto das primeiras capacidades de 7 nm para a próxima geração, destacando tanto o progresso quanto os desafios restantes.

Figura 3: Inovações integradas de imagem e materiais permitem à IBM produzir os tamanhos de feature requeridos além do nó de 7 nm.

Um chip de 7 nm acomoda 20 bilhões de transistores em área do tamanho de uma unha, permitindo desempenho sem precedentes em análise de dados, computação cognitiva e a próxima onda de aplicações móveis. A pesquisa apresentada no SPIE impulsiona a indústria rumo a processos EUV robustos de exposição única e pavimenta o caminho para ganhos contínuos de escalonamento e desempenho.

Outras Apresentações da IBM no SPIE 2017

• Design intent optimization at the beyond 7 nm node: The intersection of DTCO and EUVL stochastic mitigation techniques – Michael Crouse, Nicole Saulnier, Derren Dunn
• Investigation of alternate mask stacks in EUV lithography – Martin Burkhardt
• Decomposition of the TCC using non‑coherent kernels for faster calculation of lithographic images – Alan Rosenbluth
• Development of Ti‑containing hardmasks through PEALD deposition – Anuja De Silva
• DSA patterning options for logics and memory applications – Charlie Liu
• Electrical study of DSA shrink process and CD rectification effect at sub‑60 nm using EUV test vehicle – Cheng Chi
• Reaching for the True Overlay in Advanced Nodes – Chiew‑Seng Koay
• Topcoat‑free Strategies for Orientation Control of All‑organic High‑χ Block Copolymers – Dan Sanders
• Identification and reliability sensitivity analysis of a correlated ground rule system (design arc) – Eric Eastman
• Advanced fast 3D DSA model development and calibration for design technology co‑optimization – Kafai Lai
• Unexpected Impacts of RIE Gases onto Lithographic Films – Martin Glodde
• Electrical Test Prediction using Hybrid Metrology and Machine Learning – Mary Breton
• Reducing LER in Si and SiN Through RIE Optimization for Photonic Waveguide Applications – Nathan Marchack
• Directed Self‑Assembly Patterning Strategies for Phase Change Memory Applications – R. Bruce
• Materials characterization for process integration of multi‑channel gate all‑around (GAA) devices – Raja Muthinti
• Comprehensive analysis of line‑edge and line‑width roughness for EUV lithography – Ravi Bonam