Dominando o Latch D: Um Circuito de Memória de 1 Bit Limpo

Em um latch SR comportado, o pino enable permite que as saídas Q e Q̅ permaneçam travadas independentemente dos sinais S ou R. Removendo uma dessas entradas, obtemos um latch multivibrador que elimina qualquer estado ilegal.

Tal circuito é chamado de latch D, e sua lógica interna se parece com isto:

Aqui, a entrada R original é substituída pelo inverso da antiga entrada S, e a linha S agora é chamada D. Quando o enable (E) está baixo, o latch ignora mudanças em D e mantém seu último valor. Com E alto, a saída Q rastreia diretamente D.

Como a entrada R é eliminada, o latch D nunca entra em estado inválido; Q e Q̅ são sempre complementares.

Se o diagrama acima é confuso, o próximo diagrama deve tornar o conceito mais simples:

Como tanto o latch S-R quanto o latch SR comportado, o circuito do latch D pode ser encontrado como seu próprio circuito empacotado, completo com símbolo padrão:

O latch D nada mais é que um latch SR comportado com um inversor adicionado para fazer R o complemento (inverso) de S.

Vamos explorar o equivalente em lógica de escada de um latch D, modificado a partir do diagrama de escada básico de um latch S-R:

O latch D funciona como um elemento de memória de 1 bit. Para escrever um valor, coloque enable alto e conduza D ao nível lógico desejado. Quando enable é posteriormente limpo, o latch retém aquele valor, apresentando-o em Q enquanto Q̅ sai o complemento.

Principais Conclusões:

• O latch D comporta-se como um latch S-R mas com uma única entrada de dados. Quando enable é asserido, o sinal D diretamente seta ou reseta o latch; com enable desassserido, a saída permanece inalterada.
• Serve como célula RAM de 1 bit, mantendo valor alto ou baixo quando desabilitado, e aceitando novos dados em D quando habilitado.

Planilhas Relacionadas:

• Planilha de Circuitos Latch - Latch D