Otimização de Programação para DRAM 1T Sem Capacitor Usando Tecnologia TFET de Dupla Porta

Resumo

Grandes volumes de capacitor e correntes de vazamento elevadas em células DRAM convencionais de um-transistor-um-capacitor (1T-1C) impedem maior escalabilidade. O transistor de efeito de campo de tunelamento (TFET), com seu vazamento de estado desligado ultra-baixo e inclinação sub-limiar íngreme, é alternativa promissora. Este estudo introduz arquitetura DRAM 1T sem capacitor que emprega TFET de dupla porta (DG-TFET). O desenho de dupla porta separa funções de escrita e leitura, permitindo desempenho superior: tempo de retenção (RT) excedendo 2 s e sensibilidade mínima à temperatura. Usando simulações Silvaco-Atlas, desenvolvemos estratégia sistemática de otimização de programação que maximiza razão de corrente leitura-1/leitura-0 (até 10⁷) enquanto preserva longa retenção, reduzindo taxa de atualização e consumo de potência dinâmica.

Introdução

Memória de acesso aleatório dinâmica (DRAM) tornou-se componente essencial em sistemas móveis e de computação. No entanto, à medida que geometrias de dispositivo encolhem, capacitores em células DRAM 1T-1C convencionais ocupam grande fração da área do dispositivo, dificultando maior escalabilidade. Alternativa promissora é DRAM 1T sem capacitor que depende de transistor de porta flutuante. Esta abordagem pode entregar empacotamento de maior densidade mas sofre de correntes de leitura dependentes de temperatura porque transporte de carga durante leitura depende de emissão termiônica, levando a swing sub-limiar excedendo 60 mV/dec e vazamento aumentado.

TFETs, que conduzem via tunelamento banda-a-banda (BTBT), oferecem SS sub-60 mV/dec, vazamento de estado desligado ultra-baixo, e fraca dependência de temperatura. Sua alta razão Ion/Ioff os torna atrativos como transistor central em célula DRAM. DRAM TFET de dupla porta (DG-TFET) foi proposta, onde operação de escrita armazena carga através de BTBT no lado do dreno sob Porta 2, enquanto operação de leitura extrai corrente via BTBT no lado da fonte sob Porta 1. Embora estudos prévios tenham demonstrado valores RT acima de 64 ms e sensibilidade à temperatura reduzida, razão de corrente leitura-1/leitura-0 permanece sub-ótima devido a condições de programação não ideais.

Apresentamos portanto diretriz detalhada de otimização de programação para DRAM DG-TFET, aproveitando simulações Silvaco-Atlas para identificar polarizações ótimas para etapas de escrita, retenção, e leitura. Condições otimizadas rendem razão de corrente leitura-1/leitura-0 de 10⁷ e RT excedendo 2 s, enquanto reduzem significativamente corrente leitura-0 e consumo de potência geral.

Métodos

A estrutura DG-TFET investigada é ilustrada na Fig. 1. Fonte (P⁺) e dreno (N⁺) têm concentrações de dopagem 1 × 10²⁰ cm⁻³. Canal intrínseco dividido em Porta 1 (polissilício N⁺) e Porta 2 (polissilício P⁺) com gap de 50 nm. Porta 2 forma poço físico profundo que armazena lacunas, enquanto Porta 1 garante região de subposição de baixa concentração de lacunas para facilitar leitura. Parâmetros do dispositivo: espessura Si bulk 20 nm; comprimento Porta 1 400 nm; comprimento Porta 2 200 nm; espessura óxido de porta 3 nm.

Simulação emprega Silvaco-Atlas com modelo BTBT Não-Local e parâmetros calibrados a dados experimentais. Recombinação Shockley-Read-Hall, estatísticas de Fermi, e mobilidade dependente de campo também incluídas. Tempo de vida de elétrons e lacunas definido para 100 ns, e temperatura padrão 300 K.

Resultados e Discussão

Operação de Escrita

Durante operação escrita-1, polarização negativa na Porta 2 eleva bandas do canal sob a porta, estreitando barreira BTBT entre canal e dreno. Isso promove tunelamento de elétrons para o dreno, esgotando totalmente canal sob Porta 2 e deixando poço de potencial profundo que captura lacunas geradas. Operação escrita-0 subsequente aplica polarização positiva na Porta 2, permitindo lacunas armazenadas recombinarem no lado do dreno. Magnitude de polarização negativa ótima é -1,3 V para escrita-1 e +1,3 V para escrita-0, pois tensões absolutas maiores saturam BTBT e não rendem melhoria adicional em acúmulo de lacunas.

Operação de Retenção

Após escrita, célula retida em pequena polarização negativa na Porta 2 (-0,2 V) para aprofundar poço de potencial e suprimir recombinação de lacunas durante intervalo retenção-1. Polarização negativa durante retenção-0 inadvertidamente baixaria barreira de tunelamento perto do dreno, acelerando recombinação e degradando estado 0. Assim, -0,2 V é polarização de retenção ótima para ambos estados.

Operação de Leitura

Leitura realizada com polarização de dreno de 1 V. Porta 1 fixada em +1 V para maximizar BTBT na fonte, aumentando corrente leitura-1. Porta 2 sintonizada a +0,8 V: esta tensão mantém canal sob Porta 2 suficientemente esgotado durante operação leitura-0, suprimindo fluxo de elétrons para o dreno e reduzindo corrente leitura-0, enquanto ainda permite tunelamento eficiente durante leitura-1. Resultante razão de corrente leitura-1/leitura-0 atinge 10⁷.

Resposta Transitória

Com polarizações otimizadas (escrita-1: -1,3 V, escrita-0: +1,3 V, retenção: -0,2 V, leitura-1: Porta 1 = +1 V, Porta 2 = +0,8 V), simulações transitórias (escrita/retenção/leitura: 50 ns/100 ns/50 ns) mostram razão de corrente leitura-1/leitura-0 de 10⁷ (Fig. 9a). Mesmo após tempo de retenção de 10 s, razão permanece acima de 10 (Fig. 9b). RT excede 2 s, superando relatórios anteriores, e corrente leitura-0 é marcadamente menor que em estudos prévios, traduzindo-se em potência dinâmica reduzida.

Conclusões

Estabelecemos protocolo abrangente de otimização de programação para DRAM 1T sem capacitor de TFET de dupla porta, validado por simulações Silvaco-Atlas. Esquema de polarização otimizado — escrita-1: -1,3 V, escrita-0: +1,3 V, retenção: -0,2 V, leitura-1: Porta 1 = +1 V, Porta 2 = +0,8 V — rende razão de corrente leitura-1/leitura-0 de 10⁷ e RT excedendo 2 s. Corrente leitura-0 ultra-baixa reduz drasticamente consumo de potência e sobrecarga de atualização, posicionando DRAM DG-TFET como forte candidata para memória de próxima geração de baixo consumo e alta densidade.