LVTSCR Resistente a Latch-Up com PMOSFET Integrado para Proteção ESD Aprimorada em CMOS 28-nm

Resumo

Retificador controlado de silício de baixa tensão de disparo (LVTSCR) é esperado para fornecer proteção contra descarga eletrostática (ESD) para um circuito integrado de baixa tensão. No entanto, normalmente é vulnerável ao efeito latch-up devido à sua tensão de manutenção extremamente baixa. Neste artigo, um novo LVTSCR embutido com um MOSFET tipo p extra chamado EP-LVTSCR foi proposto e verificado em uma tecnologia CMOS 28-nm. O dispositivo proposto possui uma tensão de disparo mais baixa de ~6,2 V e uma tensão de manutenção significativamente mais alta de ~5,5 V com apenas 23% de degradação da corrente de falha sob teste de pulso de linha de transmissão. Também é mostrado que o EP-LVTSCR opera com uma resistência de turn-on mais baixa de ~1,8 Ω, bem como uma corrente de vazamento confiável de ~1,8 nA medida a 3,63 V, tornando-o adequado para proteções ESD em processos CMOS 2,5 V/3,3 V. Além disso, o mecanismo de disparo e características de condução do dispositivo proposto foram explorados e demonstrados com simulação TCAD.

Fundamentação

Com a miniaturização contínua do tamanho de característica de dispositivos semicondutores, o dano induzido por descarga eletrostática (ESD) em circuitos integrados (CI) tornou-se um problema mais sério. Além disso, o custo de fabricação do dispositivo de proteção ESD aumentou acentuadamente devido à tecnologia de processo avançada. Portanto, os designs de dispositivos de proteção ESD de alta eficiência de área e robustez são de grande valor.

Um dispositivo retificador controlado de silício (SCR) foi verificado para sustentar uma alta corrente ESD com uma pequena dimensão de dispositivo devido ao efeito de realimentação positiva forte em seus transistores de junção bipolar parasitas. Mas o SCR tipicamente tem uma alta tensão de disparo (Vt1) que excede a tensão de ruptura do óxido de porta do estágio de entrada em tecnologia CMOS nanométrica. Para reduzir o Vt1 do SCR, o SCR lateral modificado (MLSCR) foi relatado para proteção ESD de entrada inserindo regiões n⁺ ou p⁺ fortemente dopadas através da fronteira de n-well e p-well. Mas a tensão de disparo do MLSCR ainda é maior que as tensões de ruptura de transistores de saída no buffer de saída CMOS. Portanto, não pode fornecer uma proteção ESD de saída eficiente sozinho.

Para proteger eficientemente o buffer de saída CMOS, um SCR de baixa tensão de disparo (LVTSCR) foi proposto inserindo um dispositivo NMOS (PMOS) de canal curto no SCR tradicional para realizar uma tensão de disparo muito mais baixa, que é equivalente à tensão de disparo snapback do NMOS (PMOS) inserido. No entanto, como os dispositivos SCR tradicional e MLSCR, o LVTSCR também sofre os riscos de latch-up devido à sua tensão de manutenção (Vh) extremamente baixa de cerca de 2 V. Tal efeito latch-up resultará em mau funcionamento durante a operação normal e uma corrente alta incessante para destruir o CI.

Existem vários métodos possíveis para melhorar o Vh do LVTSCR. A solução mais comum é expandir a região de base dos transistores de junção bipolar (BJT) parasitas do SCR para diminuir a eficiência de injeção de suas junções emissor-base. Adotando esta solução, não apenas a área de layout do dispositivo aumentará, mas a resistência de turn-on (Ron) também deve aumentar, o que further levará a uma degradação drástica de sua corrente de falha (It2). Então, um método otimizado foi proposto inserindo uma região n-well flutuante em LVTSCR com menos sacrifício em It2, mas também opera com um grande Ron levando a uma tensão de condução exorbitante que excede a tensão de ruptura do óxido de porta contra uma pequena corrente, reduzindo assim sua corrente de proteção ESD efetiva. O método de adicionar camadas extras N-LDD/P-HALO em LVTSCR também pode elevar o Vh, enquanto tais dispositivos são compatíveis apenas para o processo específico e não podem ser amplamente usados em processos CMOS ordinários. Além disso, um LVTSCR disparado por NMOS gate-to-ground (GGSCR) foi relatado, que aumenta o Vh conduzindo o dreno do NMOS embutido ao anodo, mas pode causar o NMOS embutido a ser danificado antes da condução do SCR em uma corrente baixa. Recentemente, estruturas LVTSCR compostas realizando baixo Vt1 bem como alto Vh foram demonstradas. Estas estruturas compostas são projetadas com alta complexidade e requisitos de área, limitando assim sua aplicação em tecnologia CMOS avançada considerando os custos de design. Portanto, um dispositivo de proteção ESD robusto, eficiente em área e imune a latch-up é altamente desejável em proteção ESD de processo avançado.

Neste artigo, uma nova estrutura LVTSCR com um transistor PMOS embutido (EP-LVTSCR) é proposta para aplicações de tensão de alimentação 2,5 V/3,3 V. O dispositivo proposto foi fabricado em um processo CMOS 28-nm, e sua característica elétrica é verificada através da medição de pulso de linha de transmissão (TLP). Os mecanismos de física do dispositivo proposto são explorados por simulações de design auxiliado por computador tecnológico (TCAD). Como resultado, a estrutura proposta possui uma tensão de manutenção mais alta, uma tensão de disparo mais baixa com um Ron mais baixo, e apenas uma leve diminuição em It2 sem qualquer etapa de processo extra.

Métodos

O LVTSCR convencional e o EP-LVTSCR proposto foram estudados neste artigo. As vistas transversais esquemáticas do LVTSCR convencional e EP-LVTSCR são mostradas na Fig. 1a, b, respectivamente, enquanto seus circuitos equivalentes são representados dentro das estruturas com os transistores parasitas e resistores de well. Em ambos os dispositivos, camadas de bloco de silicieto (SAB) são colocadas no topo da região ND parcial que induzirá resistências de lastro impedindo a formação de camadas de silicieto. No LVTSCR convencional, um transistor NMOS é inserido no PWELL com seu dreno (ND) definido através de NWELL e PWELL, enquanto sua fonte e porta são conectadas ao terra (GND) juntas, o que pode ser visto na Fig. 1a. Durante estresse ESD, o BJT lateral parasita p-n-p (Q1) e os BJTs laterais parasitas n-p-n (Q2 e Q3) serão gradualmente ligados. Em tal condição, os transistores Q1 e Q2 são acoplados para constituir o caminho de condução SCR que predominará a descarga de corrente, onde o caminho de condução SCR é indicado pela linha tracejada.

Vista transversal de a o LVTSCR convencional e b o EP-LVTSCR proposto.

Comparado ao LVTSCR convencional, EP-LVTSCR tem um transistor PMOS extra (T1) embutido no NWELL como sua porta e dreno são conectados a ND com um metal, o que é mostrado na Fig. 1b. Quando um pulso ESD é aplicado ao anodo do EP-LVTSCR, o diodo reversamente polarizado N+/NWELL/N+/PWELL/P+ conduzirá primeiro se a tensão de zapping for maior que a tensão de ruptura N+/PWELL. Então, os buracos/elétrons gerados pelo efeito multiplicador de avalanche fluirão em direção ao cátodo/anodo, aumentando assim a densidade de corrente em NWELL/PWELL, e further elevarão a queda de potencial através de NWELL/PWELL. Uma vez que a queda de tensão total em RNW1 e RNW2, que é equivalente à queda de tensão entre a fonte e porta (-Vgs) de T1, sobrepuja sua tensão de limiar (Vth) de cerca de 0,9 V, o T1 será ligado. Subsequentemente, os transistores parasitas laterais n-p-n Q2 e Q3 serão disparados com dependência da condução de suas junções emissor-base. Notou-se que a condução de T1 diminuirá o Ron através de NWELL, e assim Q2 e Q3 podem ser disparados em tensões mais baixas. À medida que a corrente continua a aumentar, a queda de tensão em RNW1 sobe para cerca de 0,7 V e liga o Q1 e o transistor parasita lateral p-n-p do PMOS (Q4). Finalmente, o caminho SCR liga contra o caminho de ramificação conduzindo.

Vários relatórios demonstraram que a tensão de manutenção do SCR é principalmente determinada pela diferença de potencial através da região de depleção NWELL/PWELL Vdep, que é inversamente proporcional aos portadores minoritários (elétrons/buracos) injetados na região de depleção. Enquanto o caminho de ramificação do EP-LVTSCR pode extrair buracos/elétrons injetados na região de depleção do caminho SCR, assim elevando o Vh do EP-LVTSCR.

Para further demonstrar o mecanismo de física do EP-LVTSCR, simulação TCAD foi realizada, onde modelos de física como mobilidade, recombinação, termodinâmico e densidade intrínseca efetiva foram integrados e métodos matemáticos como extrapolação, RelErrcontrol e computação de corrente contínua foram usados. A modelagem de corrente ESD por pulsos de 1,2 A com tempo de subida de 10 ns foi aplicada aos anodos de EP-LVTSCR e LVTSCR convencional, respectivamente, onde o substrato dos dispositivos foi considerado como o único dissipador de calor e a temperatura ambiente foi definida como 300 K.

Os resultados simulados das distribuições de densidade de corrente total do EP-LVTSCR a 500 ps e 5 ns são mostrados na Fig. 2a, b, respectivamente. A 500 ps, a distribuição de densidade de corrente concentra-se no T1 e transistores Q2, o que indica que a série T1/Q2 ligou como um caminho de disparo mostrado na Fig. 2a. Quando o tempo sobe para 5 ns, tanto o caminho SCR quanto o caminho de ramificação conduziram como pode ser observado na Fig. 2b. Neste momento, parte dos buracos/elétrons gerados por P+/N+ são extraídos de NWELL/PWELL para fluir através do caminho de ramificação, que são ilustrados pela densidade de corrente de buracos e elétrons horizontal da estrutura proposta mostrada na Fig. 2c, d. Further, as distribuições de potencial eletrostático do LVTSCR convencional e EP-LVTSCR a 5 ns são comparadas na Fig. 3a, b. Obviamente, o pico de potencial dentro do EP-LVTSCR é mais alto. Esses resultados de simulação fornecem evidência direta para a suposição acima do Vh mais alto do EP-LVTSCR resultante do caminho de ramificação indicado na Fig. 1b.

TCAD-simulado a distribuição de densidade de corrente total em t = 500 ps, b distribuição de densidade de corrente total a 5 ns, c distribuição de densidade de corrente de elétrons horizontal a 5 ns e d distribuição de densidade de corrente de buracos horizontal a 5 ns do EP-LVTSCR proposto sob estresse TLP de 1,2A.

Distribuições de potencial eletrostático simuladas por TCAD de a o EP-LVTSCR proposto e b o LVTSCR convencional em t = 5 ns sob estresse TLP de 1,2A.

Resultados e discussão

O LVTSCR convencional e EP-LVTSCR são implementados em um processo CMOS lógico 28-nm 2,5 V/3,3 V com a mesma largura de 40 μm, e suas topologias de layout são mostradas na Fig. 4a, b, respectivamente. Para evitar efeitos parasitas associados ao substrato, anéis de guarda tipo P (PGR) são empregados em ambas as estruturas, e cada PGR é conectado a GND. O eixo central de ND é alinhado com a junção NWELL/PWELL, e o parâmetro D1 é usado para descrever metade do comprimento de ND, enquanto D2 é o comprimento da região SAB.

Topologias de layout de a o LVTSCR convencional e b o EP-LVTSCR proposto.

As características ESD do LVTSCR convencional e EP-LVTSCR foram medidas usando testador TLP Hanwa TED-T5000 com tempo de subida de 10 ns e largura de pulso de 100 ns, e as correntes de vazamento foram medidas sob tensão de polarização DC de 3,63 V (1,1 * VDD) após cada estresse TLP. Características TLP I-V medidas e de vazamento do EP-LVTSCR e LVTSCR são mostradas na Fig. 5. Aparentemente, o EP-LVTSCR possui um Vh mais alto de 5,49 V comparado com o LVTSCR convencional de 2,18 V. Embora o EP-LVTSCR tenha uma melhoria significativa na tensão de manutenção, seu It2 diminuiu apenas cerca de 0,29 A, o que beneficia da assistência do caminho de corrente de ramificação. Além disso, EP-LVTSCR também realiza um Vt1 diminuindo de 6,49 para 6,18 V. Para pino IO de 2,5 V ou 3,3 V em processos CMOS 28-nm, a janela de design ESD variou de 3,63 a 9,4 V com consideração de margem de segurança de 10%. Portanto, o EP-LVTSCR proposto pode ser usado como uma solução válida de proteção ESD para portas IO 2,5 V/3,3 V superando o problema de latch-up em uma estrutura tradicional tipo LVTSCR.

Correntes I-V TLP medidas e de vazamento de EP-LVTSCR e LVTSCR convencional com mesma área de die.

Neste artigo, as características elétricas da proteção ESD proposta foram otimizadas modificando as variáveis de design D1 e D2. A Figura 6 ilustra os resultados de medição TLP de EP-LVTSCRs com dois D1 diferentes. Notou-se que as curvas I-V de EP-LVTSCRs mostram duas regiões de snapback devido aos efeitos multi-disparo durante o turn-on dos dispositivos. A primeira região de snapback I sugere a condução do caminho de disparo indicado na Fig. 2a, enquanto o segundo snapback da região II é induzido pelo turn-on do caminho SCR. Quando D1 diminui de 1,25 para 0,5 μm, o It2 diminui cerca de 0,1 A e a corrente de manutenção no segundo snapback aumenta cerca de 0,17 A. Isso é porque as resistências de well RNW2 e RPW2 (Fig. 1) diminuem com a diminuição de D1, portanto exigindo mais corrente para disparar e sustentar a condução do SCR.

Correntes I-V TLP medidas e de vazamento de EP-LVTSCR com dois D1 diferentes.

A Figura 7 mostra os resultados I-V TLP de EP-LVTSCR com três D2 diferentes. Quando D2 aumenta de 0,75 para 2,25 μm, a resistência de lastro de ND aumentou gradualmente, resultando em um aumento na resistência do caminho de ramificação, e further ampliação em Ron, que pode ser observado pelas variações de inclinação das curvas características IV na Fig. 7. Como resultado, o Vh eleva de 5,5 para 5,8 V com o aumento de D2 e sem mudanças significativas em It2.

Correntes I-V TLP medidas e de vazamento de EP-LVTSCR com três D2 diferentes.

Conclusões

Um dispositivo ESD aprimorado chamado EP-LVTSCR foi projetado e fabricado em uma tecnologia CMOS 28-nm. Os mecanismos dos dispositivos propostos também foram demonstrados com simulações TCAD. Comparado com o LVTSCR convencional, o EP-LVTSCR proposto possui uma tensão de disparo mais baixa de 6,2 V e uma tensão de manutenção significativamente mais alta de 5,5 V devido ao seu mecanismo de disparo aprimorado e efeito de condução de ramificação. Com tal aumento mais alto em Vh, a corrente de falha do EP-LVTSCR diminuiu apenas cerca de 20%. Além disso, a estrutura proposta opera com uma resistência de turn-on mais baixa, bem como uma corrente de vazamento confiável de cerca de 2 nA a 3,63 V de tensão, então é altamente aplicável para proteger pinos I/O 2,5 V/3,3 V. Além disso, EP-LVTSCRs também são esperados para fornecer proteção ESD em circuitos de potência 5 V com benefício de suas características de tensão de manutenção ajustáveis.

Disponibilidade de dados e materiais

Todos os dados gerados ou analisados durante este estudo estão incluídos neste artigo publicado.

Abreviações

ESD:

Descarga eletrostática

SCR:

Retificador controlado de silício

MLSCR:

SCR lateral modificado

LVTSCR:

SCR de baixa tensão de disparo

CMOS:

Semicondutor complementar de óxido de metal

IC:

Circuitos integrados

Vt1:

Tensão de disparo

Vh:

Tensão de manutenção

BJT:

Transistores de junção bipolar

Ron:

Resistência de turn-on

It2:

Corrente de falha

TLP:

Pulso de linha de transmissão

TCAD:

Design auxiliado por computador tecnológico

SAB:

Bloco de silicieto

Vth:

Tensão de limiar

DC:

Corrente contínua