nv-SRAM 4T2R Totalmente Compatível CMOS Usando RRAM STI com Auto-Inibição de Carga — Potência Estática Zero e Alta Velocidade

Resumo

Apresentamos um novo nv-SRAM (SRAM não volátil) 4-transistor/2-resistor (4T2R) que integra RRAM (memória resistiva de acesso aleatório) baseada em STI (isolamento por vala rasa) diretamente dentro de processo lógico CMOS padrão. A célula emprega mecanismo de auto-inibição de carga que permite armazenar dados não-volatilmente enquanto mantém características rápidas de leitura/escrita de SRAM convencional. Como o RRAM reside na região STI adjacente aos nós flutuantes, o design preserva compatibilidade lógica total e não incorre em camadas de processo adicionais, alcançando potência estática zero durante retenção de dados.

Introdução

À medida que escalonamento CMOS entra no regime nanométrico, correntes de vazamento em células SRAM padrão aumentam acentuadamente, impulsionando consumo de potência estática a níveis inaceitáveis para dispositivos portáteis e IoT. Pesquisadores exploraram variedade de topologias de célula e esquemas de polarização para mitigar este problema, frequentemente incorporando elementos de armazenamento não-volátil como RRAM ou MRAM para eliminar potência de retenção enquanto preservam velocidade. No entanto, integrar estas NVMs tipicamente requer camadas BEOL adicionais ou passos de processo especializados, que adicionam complexidade e aumentam capacitância parasita que retarda tempo de acesso. Em nosso trabalho anterior, introduzimos nv-SRAM 4T de potência estática zero que usa RRAMs STI adjacentes aos nós flutuantes. Este artigo expande esse conceito apresentando nv-SRAM 4T2R totalmente compatível com lógica que entrega tanto potência de retenção zero quanto operação de alta velocidade enquanto permanece totalmente implementável em fluxo lógico CMOS 40 nm.

Métodos

Estrutura da Célula STI-RRAM

O design 3D STI-RRAM (Fig. 1a) coloca filme de óxido de metal de transição (TMO) entre fonte N+ e plug de tungstênio. Posicionando cuidadosamente o contato no STI com espaçamento definido Δd da difusão N+, a espessura do TMO — e assim a resistência do dispositivo — é precisamente controlada. Imagens TEM (Fig. 1b) e esquemas de layout (Fig. 1c) confirmam que o RRAM resultante forma estado inicial de alta resistência (≈10⁸ Ω). Dados experimentais (Fig. 2a) mostram correlação clara entre Δd e resistência inicial; Δd de 10 nm resulta na menor tensão de formação e distribuição favorável de ambos estado de baixa resistência (LRS) e estado de alta resistência (HRS) (Fig. 2b). Durante set/formação, o transistor seletor limita a corrente, o que melhora endurance (Fig. 4b).

Tensão de gate (V_G) controla corrente de leitura LRS (Fig. 3), permitindo ajuste preciso da resistência de carga. Valores R_L,L podem ser definidos ajustando tensão de word-line (WL) durante formação; faixa WL de 0.75–1.25 V produz R_L,L entre 20 e 400 kΩ (Fig. 3). R_L,L mais baixo aumenta corrente de standby (Fig. 7) mas também alarga janela resistiva entre estados.

Tempos de set e reset são otimizados em V_SL=2 V e 2.8 V, respectivamente (Fig. 4a). Com algoritmo de programação por pulso incremental, RRAM suporta 10⁶ ciclos com janela de leitura estável (Fig. 4b).

Conceito de SRAM Não Volátil

O nv-SRAM 4T2R (Fig. 5) incorpora dois STI-RRAMs como nós de armazenamento não-volátil e resistores de carga. Eles são posicionados entre regiões N+ Q e QB e contatos STI, resultando em layout compacto que mantém RRAM no mesmo nível dos transistores. A seção transversal resultante (Fig. 5b) demonstra integração perfeita sem camadas metálicas BEOL adicionais.

A célula suporta modos volátil e não-volátil. No estado balanceado, os dois resistores de carga são iguais (R_L1 = R_L2 = R_L,L), e a célula comporta-se como SRAM 4T convencional. Para commitar dados não-volatilmente, mecanismo de auto-inibição reseta um lado RRAM baseado no valor do latch armazenado (Fig. 6). Após reset, a alimentação pode ser desligada, alcançando potência de retenção zero. Reaplicar V_DD restaura estado do latch a partir dos RRAMs, e pulso de set blanket pode refrescar memória se necessário.

Durante inicialização, pulso de formação blanket (V_D = 2.8 V) define ambos R_L1 e R_L2 para mesmo R_L,L (20–370 kΩ) controlando tensão WL. A célula então atinge estado balanceado pronto para operação SRAM convencional. Escrita auto-inibida (Fig. 9) usa pulso de 300 ns, 2 V para resetar seletivamente um RRAM, armazenando dado do latch não-volatilmente enquanto mantém o outro RRAM no estado de resistência oposto.

Restauração de dados voláteis após power-off é alcançada reaplicando V_DD; RRAMs desbalanceados alimentam automaticamente nós do latch (Fig. 11). A restauração ocorre em poucos nanossegundos.

Resultados e Discussão

Análise Elétrica

Condições de transição entre estados operacionais estão listadas na Tabela 1. Variando tensão WL durante inicialização, R_L,L pode ser ajustado através de 20–400 kΩ. Valores R_L,L mais baixos aumentam corrente de standby (Fig. 7) mas também ampliam janela resistiva, melhorando margens dinâmicas de leitura/escrita. Medidas de margem de ruído estático (SNM) (Fig. 8a) mostram que células balanceadas mantêm SNM em toda faixa R_L,L, com margens de leitura razoáveis alcançadas em tensões WL abaixo de V_DD. Traços dinâmicos de leitura/escrita (Fig. 8b) confirmam tempos de acesso sub-nanosegundo; R_L,L mais alto ligeiramente retarda pull-up mas permanece aceitável.

Escrita não-volátil é realizada por pulso V_PP de 300 ns, 2 V. Figura 9b demonstra que reset seletivo ocorre limpo em um lado do par RRAM, enquanto o outro lado permanece inalterado. Mesmo com razão de carga desbalanceada inicial de 2 MΩ/400 kΩ, a célula pode escrever ambos estados lógicos com sucesso (Fig. 10c). Ao power-on, nós do latch recuperam automaticamente (Fig. 11). Estes resultados confirmam viabilidade do mecanismo de auto-inibição.

Efeito Parasita e Comparação

Como STI-RRAMs residem na mesma camada de difusão dos transistores SRAM, o design evita pilhas metálicas BEOL adicionais, resultando em capacitância parasita negligenciável nos nós do latch. Simulações pós-layout (Fig. 12) confirmam que capacitância parasita permanece baixa mesmo com aumento do número de camadas metálicas, em contraste com implementações RRAM ou MRAM back-end-of-line. Consequentemente, nv-SRAM 4T2R alcança tempos de leitura dinâmica mais rápidos e consumo de potência reduzido comparado a trabalhos anteriores. Tabela 2 resume métricas chave, destacando trade-offs entre tensão de comutação de estado e overhead parasita.

Degradação de Margem de Ruído Estático Induzida por Variação

Variações de processo em resistência RRAM e tensão de limiar do transistor (V_T) afetam SNM. Simulações Monte Carlo (Fig. 14) mostram que variações em ambos R_L,L e V_T estreitam distribuição SNM. Mecanismo de auto-inibição mitiga parte desta sensibilidade, mas trabalho adicional em ajuste de processo é necessário para manter margens robustas em nós deeply escalados.

Conclusões

Demonstramos nv-SRAM 4T2R que integra STI-RRAMs em processo lógico CMOS 40 nm sem máscaras ou passos adicionais. A célula oferece funcionalidade auto-inibição e auto-restauração, potência estática zero durante retenção, capacitância parasita mínima e operação de alta velocidade. Estes atributos tornam nv-SRAM baseado em STI-RRAM solução atrativa para memória lógica não-volátil de alta densidade e baixo consumo em sistemas futuros.