Placas de Interconexão e Switch FDR de Alta Densidade: Design e Implementação

Atualmente, a taxa de transmissão de rede de interconexão de computador de alto desempenho com a aplicação de transmissão serial de alta velocidade desenvolveu-se para FDR (Fourteen Data Rate, 14 Gb/s), a 4ª geração a partir do SDR primário (Single Data Rate, 2,5 Gb/s), DDR (Double Data Rate, 5 Gb/s) e QDR (Quad Data Rate, 10 Gb/s). O design de PCB (Placa de Circuito Impresso) com placa de interconexão e switch e placas de interface que são essenciais para a formação de Internet entrou no campo de alta velocidade e alta frequência FDR. Como o tempo de subida do sinal FDR reduziu drasticamente para a magnitude de 10 ps, uma série de problemas concernentes à integridade do sinal tornou-se as características-chave para determinar a possibilidade de implementação de funcionalidade e operação confiável, como atenuação, crosstalk, reflexão, interferência eletromagnética, etc. Baseado nas características de chips de interconexão FDR, incluindo múltiplas portas, múltiplos canais, múltiplas categorias de energia e alto consumo de energia, múltiplos chips de interconexão são sempre requeridos para serem integrados em uma única placa de interconexão, a fim de aumentar a taxa de throughput. Em uma placa com espaço limitado, por um lado, alguns requisitos têm que ser atendidos, incluindo layout de componentes e dissipação de calor, roteamento com alta densidade, transmissão de longa distância através do verso da placa e integridade de todos os tipos de sinais. Por outro lado, alguns elementos têm que ser levados em consideração, incluindo período de design de PCB, limitações de técnica de fabricação de PCB e controle de custo. Portanto, é extremamente difícil para implementação de design e verificação de simulação. Baseado em exemplo de design de PCB de placa de interconexão e switch FDR, este artigo traz alguns métodos de otimização em termos de seleção de material de substrato, design de stackup, regras de roteamento e design anti-interferência, a fim de resolver o problema de integridade de todos os tipos de sinais no processo de design de PCB de alta velocidade FDR.

Atributo de Atenuação e Seleção de Material de Substrato

Para sinais de alta frequência FDR, a perda de linha de transmissão é o problema concernente à integridade do sinal. Quando sinais FDR são transmitidos do terminal de transmissão ao terminal de recepção ao longo de canais de interconexão, como a atenuação de alta frequência é muito maior que a atenuação de baixa frequência, deformação séria ocorreu na forma de onda do sinal chegando ao terminal de recepção. A deformação é principalmente classificada em dois aspectos: a oscilação de tensão dos sinais diminuiu grandemente, enquanto má degradação ocorreu na borda de subida do sinal. A primeira limita a distância de transmissão dos sinais, enquanto a última leva a interferência entre códigos. A perda de linha de transmissão A pode ser considerada como a soma da perda do condutor A_cond e perda dielétrica A_diel, como mostrado na Fórmula (1): A = A_diel + A_cond.

A perda do condutor refere-se à perda causada pelo resistor série no condutor de cobre entre o caminho de sinal e o caminho de retorno. Na situação de alta frequência, o efeito skin faz a corrente fluir na superfície dos condutores de cobre circundantes. Com o aumento da resistência série equivalente dos condutores de cobre, a perda do condutor subirá com o aumento da frequência, que é positivamente proporcional à raiz quadrada da frequência, ilustrada na Fórmula (2): .

A perda dielétrica refere-se à perda gerada pelo meio do material de substrato, principalmente determinada pelo atributo do material e não relacionada com construção geométrica, incluindo largura do condutor, positivamente proporcional à frequência, mostrada na Fórmula (3): .

Baseado na Fórmula (2), o aumento da largura da linha é capaz de reduzir a perda do condutor. No entanto, no design prático de PCB, a largura dos condutores nunca pode ser indefinidamente larga como resultado da limitação de espaçamento entre pinos, placa, número de camadas de sinal e impedância. A largura/ espaçamento/ largura de condutor comumente aplicada no design FDR é usualmente 7 mil/7 mil/7 mil ou 8 mil/10 mil/8 mil. Quando a largura do condutor é a mesma, a perda do condutor é positivamente proporcional ao comprimento do condutor, sem qualquer relação com material. Portanto, para reduzir a perda de transmissão geral, apenas a perda dielétrica tem que ser levada em consideração. Baseado na Fórmula (3), a perda dielétrica é proporcional ao fator de dissipação e a aplicação de pequenos fatores de dissipação pode ser útil para a redução da perda dielétrica, levando à perda de transmissão geral.

A Tabela 1 lista os parâmetros de atributo de três materiais de placa de alta velocidade comuns e valores de perda calculados de acordo com as Fórmulas (1), (2) e (3) quando a taxa de transmissão é 14 Gb/s, largura do condutor 8 mil e impedância 50 Ω.

Parâmetros do material da placa	FR4	Nelco4000-13SI	Megtron6
Fator de dissipação	0,02	0,008	0,004
Constante dielétrica	4,10	3,200	3,600
Acond@7 GHz/polegada	0,24	0,240	0,240
Adiel@7 GHz/polegada	0,65	0,230	0,120
Atotal@7 GHz/polegada	0,89	0,470	0,360
Atotal@7 GHz/30 polegadas	27,00	14,000	11,000
Custo Relativo	1,00	3,500	8,000

Pode ser indicado que com a taxa de transmissão de 14 Gb/s e comprimento de transmissão de 30 polegadas, a perda de transmissão geral do Nelco4000-13SI é aproximadamente 14 dB, enquanto a atenuação de oscilação de tensão que chip FDR típico pode suportar está na faixa de 20 dB a 25 dB. Portanto, este tipo de material de placa pode ser aplicado no design de placa de interconexão e switch FDR com distância de transmissão menor que 30 polegadas. No entanto, a atenuação de transmissão geral do FR4 é aproximadamente 27 dB e o FR4 não pode ser aplicado para design FDR de longa distância, mas cartões de interface de interconexão FDR com curta distância de transmissão são permitidos a selecionar FR4 para reduzir o custo. Quanto ao Megtron6, cuja atenuação de transmissão geral é a menor, apresenta o custo mais alto e sua aplicação em FDR leva ao aumento das taxas de arquitetura do sistema. Em conclusão, para PCB de alta frequência, o material da placa é a base e a seleção do material da placa determina o comprimento de transmissão dos sinais.

Layout e Design de Stackup

Para design de PCB, a estrutura da placa de circuito e o stackup têm que ser levados em consideração primeiro. Geralmente, o padrão e a forma da placa de circuito foram determinados e a determinação do número de camadas reside na frequência do sinal, densidade de pinos da placa de circuito, custo de fabricação de PCB, período de fabricação e requisitos de confiabilidade. Placas de interconexão e switch FDR têm alta frequência e densidade e a aplicação de placas multi-camadas é o passo necessário para reduzir interferência. Além disso, a determinação do número de camadas é crucial.

Existem 24 portas no chip de interconexão FDR e cada porta apresenta 8 canais Tx e 8 canais Rx no método de operação de intercoupling. 6 chips de interconexão e 3 chips de downlink são aplicados pela placa de interconexão FDR e 32 portas são acessadas através do conector de backplane. 3 chips de uplink acessam 21 portas através de fibras ópticas QSFP (Quad Small Form-factor Pluggable). Chip de uplink e chip de downlink são conectados entre si através de 4 portas, mostrado na Figura 1.

FDR apresenta o encapsulamento BGA (Ball Grid Array) com uma área de 50 mm × 50 mm, 1157 pinos e espaçamento de 1,0 mm e pinos P/N nas portas de Tx e Rx são distribuídos de acordo com 3 círculos concêntricos. Teoricamente, 3 camadas de sinal podem ser aplicadas para conduzir todos os pinos em todas as portas para fora do BGA. Com os seguintes dois elementos considerados, duas camadas de sinal podem ser usadas para acessar um grupo de pinos de círculos concêntricos.
a. Devido à limitação de espaçamento, a largura/ espaçamento/ largura de linhas diferenciais é 4 mil/4 mil/4 mil e será expandida para 8 mil/10 mil/8 mil saindo do BGA e a distância entre pares de linhas diferenciais deve ser não menor que 50 mil. Portanto, um par de linhas diferenciais tem que ocupar uma largura de 2 mm e 48 pares de sinais estão ao longo da borda com a maior densidade. Então é difícil implementar este método.
b. O espaçamento entre pinos BGA é 1 mm. Se uma camada de sinal for aplicada para acessar um grupo de sinais de círculo concêntrico, o espaçamento entre pares de linhas diferenciais sob o BGA é apenas 14 mil, que está longe do requerido 50 mil. Além disso, o comprimento máximo de roteamento paralelo é apenas 20 mm, o que gerará algum crosstalk.

Para evitar os fatores negativos mencionados acima, duas camadas de sinal são aplicadas para acessar um grupo de sinais de círculo concêntrico e o sinal diferencial em cada camada de sinal tem que ser conduzido para fora do BGA de acordo com espaçamento de 50 mil. Portanto, pelo menos 6 camadas são requeridas por placas de interconexão FDR para fazer todos os sinais diferenciais conduzidos para fora do BGA. Com a conectividade e quantidade de roteamento da placa e superfície de placa suficiente para capacitor de acoplamento de troca considerado, 8 camadas de sinal internas e stackup de 22 camadas são aplicados.

Análise de Crosstalk e Medidas de Redução

Crosstalk é a primeira consideração em termos de design de circuito de alta velocidade e alta densidade. Quando tensão e corrente na linha ofensiva mudam, acoplamento eletromagnético ocorrerá através de capacitância mútua e indutância mútua entre linha ofensiva e linha vítima. O crosstalk fluindo em direção ao terminal de transmissão ao longo da linha vítima é chamado de crosstalk de terminal próximo, enquanto o crosstalk fluindo em direção ao terminal de recepção ao longo da linha vítima é chamado de crosstalk de terminal distante. Geralmente falando, a tensão de ruído geral na linha vítima deve ser controlada menor que 5% da tensão do sinal. É melhor controlar o orçamento de crosstalk de linha ofensiva de borda única dentro de 1%, com outras fontes de ruído e linha ofensiva ao redor dos dois lados da linha vítima consideradas.

Os pontos-chave a seguir em termos de redução de crosstalk incluem:
a. O espaçamento entre linha ofensiva e linha vítima deve ser ampliado e o comprimento de roteamento paralelo deve ser diminuído.
b. Terra integrada é aplicada para ser o caminho de retorno dos sinais. De acordo com lei empírica, para a linha de transmissão strip line de 50 Ω, quando o espaçamento é três vezes a largura da linha, o crosstalk de extremidade próxima é aproximadamente 0,5%. Para linha de transmissão microstrip de 50 Ω, quando o espaçamento é três vezes a largura da linha, o crosstalk de extremidade próxima é aproximadamente 1%. O crosstalk de extremidade distante em strip lines ou linhas microstrip totalmente embutidas é quase zero e a polaridade do crosstalk de extremidade distante de linhas de transmissão microstrip é negativa com sua magnitude relativamente grande porque a influência do acoplamento indutivo é maior que a capacitiva.

• Roteamento intervalado

Neste design, a impedância diferencial de linha diferencial de alta velocidade é 100 Ω. Baseado no field solver Si9000, a largura/ espaçamento/ largura da linha é calculada como 8 mil/10 mil/8 mil. Quanto mais larga a linha, menor a atenuação, e o espaçamento de 10 mil é para manter a impedância diferencial de 100 Ω. Este tipo de linha diferencial é aplicado fora da área do chip BGA. Para diminuir crosstalk, o espaçamento entre dois pares de linhas diferenciais não é menor que 80 mil. O espaçamento entre pinos do chip de interconexão neste artigo é 1 mm e a limitação de tamanho de furo passante do BGA faz a largura/ espaçamento/ largura da linha diferencial na área do chip BGA 4 mil/4 mil/4 mil. Embora a impedância diferencial deste tipo de linha diferencial seja 100 Ω também, a perda de condução é grande, requerendo que a linha diferencial de 4 mil/4 mil/4 mil seja transformada em 8 mil/10 mil/8 mil assim que entra na área do chip BGA. Para reduzir crosstalk, a linha diferencial de 4 mil/4 mil/4 mil na área do chip BGA aplica o modo de roteamento intervalado para garantir o espaçamento entre dois pares de linhas diferenciais mais de 50 mil também, mostrado na Figura 2.

• Furos diferenciais

Furos diferenciais específicos são definidos neste design para a aplicação de capacitância de acoplamento de troca na superfície de conexão. Furos de terra têm que ser colocados ao lado de furos diferenciais para fornecer canal de refluxo para o caminho de retorno. Design de quatro furos de terra apresenta o melhor efeito e dois furos de terra também podem ser aplicados quando a área da placa é limitada. Além disso, medidas como back drilling e eliminação de pad interno devem ser tomadas para furos diferenciais para reduzir a mudança de impedância nos furos diferenciais, a fim de diminuir crosstalk e reflexão.

• Prevenindo Tx e Rx de serem roteados na mesma camada

Para reduzir crosstalk, a linha diferencial Tx deve ser roteada em camada diferente da linha diferencial Rx. Aqui, Tx refere-se ao terminal de fonte da linha diferencial, enquanto Rx refere-se ao terminal de recepção da linha diferencial. Se ambos tiverem que ser roteados na mesma camada, o espaçamento entre eles tem que ser superior a 5 mm para garantir segurança.

• Regra 20H

No circuito de PCB com alta frequência e alta velocidade, a energia RF é acoplada pela camada de energia e camada de terra do PCB e fluxo magnético de borda é gerado entre camada de energia e camada de terra. A energia RF de rádio pode ser radiada para o espaço livre. A regra 20H indica que se há correntes de alta velocidade na placa, há campos eletromagnéticos associados a elas. No design deste artigo, a distância entre todos os roteamentos e a borda da placa deve ser pelo menos 20 vezes a largura da linha e a distância entre furos diferenciais de alta velocidade e linhas de corte de plano de energia é pelo menos 5 mm.

• Roteamento na camada de superfície

No design de PCBs de alta frequência, com o crosstalk de extremidade distante relativamente grande entre linhas microstrip e strip lines considerado, linhas diferenciais de alta velocidade são proibidas na camada de superfície. No design deste artigo, no máximo 8 camadas de roteamento internas são requeridas devido à limitação do processo de fabricação. Além disso, a limitação de arranjo de terminais do chip de interconexão torna impossível para apenas camadas internas implementarem as conexões das linhas diferenciais de interconexão entre 6 chips dentro da placa de conexão.

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