Design de PCB de Alta Velocidade: Processamento de Sinal Diferencial e Verificação por Simulação

Influência do Atraso Relativo nos Sinais

Sinais transmitidos em linhas de sinal diferencial contêm componente de modo diferencial e componente de modo comum dos sinais.

A quantidade de sinais diferenciais refere-se à diferença entre dois sinais seguindo a fórmula V_diff = V₁ - V₂. A quantidade de sinais de modo comum refere-se à metade da soma de dois sinais seguindo a fórmula . Portanto, a mudança de tensão de uma única linha definitivamente leva à influência simultânea em sinais de modo diferencial e modo comum. Em seguida, software gráfico é aplicado para desenhar diagrama de função matemática para estudar respectivamente a influência em sinais de modo diferencial e modo comum. Para conveniência de pesquisa, sinais podem ser analisados simulando-os em forma de onda trapezoidal com o mesmo tempo de subida e descida.

• Influência em sinais diferenciais

O sinal de terminal de fase positiva, sinal de terminal de fase negativa e sinal diferencial de pares de linhas diferenciais são exibidos na Figura 1 abaixo, na qual linha cheia representa a forma de onda do sinal diferencial.

Se um deslocamento de fase ocorre do terminal de fase positiva para o terminal de fase negativa, haverá uma mudança de diferença entre o sinal de terminal de fase positiva e o sinal de terminal de fase negativa na borda de subida ou descida e esta mudança mudará com a mudança de fase. T_r é usado para representar o tempo menor entre os tempos de subida e descida. Pode ser indicado que quando o deslocamento de fase é menor que 0,2 de T_r, a distorção do sinal é relativamente pequena e o aumento do deslocamento de fase leva a forte distorção da forma de onda diferencial. Quando o deslocamento de fase excede T_r, área não-monotônica ocorrerá na forma de onda. Aqui a área não-monotônica é uma linha reta. No entanto, para sinais práticos, por causa de reflexões, grandes subidas e descidas podem ocorrer na área não-monotônica com pulso de interferência formado, levando a disparo falso, que deve ser evitado. Além disso, a borda superior da forma de onda diferencial torna-se lenta com o aumento do deslocamento de fase, o que pode levar a tempo de estabelecimento insuficiente para sinal de dados e pode levar a tempo de retenção insuficiente para sinal de clock.

• Influência em sinal de modo comum

O deslocamento de fase de sinal de terminal único não terá influência na forma de onda diferencial, mas mudará a forma de onda de sinais de modo comum. Quando o deslocamento de fase ocorre no sinal de terminal positivo, mudança de onda ocorrerá nos sinais de modo comum. Pode ser indicado que a faixa de flutuação está relacionada com a quantidade de deslocamento de fase. Quando a quantidade de deslocamento de fase é respectivamente 0,05 T_r, 0,1 T_r, 0,2 T_r e 0,5 T_r, a faixa de flutuação de modo comum é respectivamente 5%, 10%, 20% e 50% da faixa de flutuação original. Quando a fase aumenta para T_r ou mais, a flutuação aumentará para aproximadamente 100%, que é a maior faixa de flutuação. A mudança de sinal de modo comum pode levar a problema de EMI e, como sinal de modo comum não é recebido no terminal sob muitas condições, reflexão se formará no terminal de recepção, levando a ringing de sinal. Portanto, a faixa de flutuação de sinal de modo comum deve ser diminuída o máximo possível.

Em conclusão, atraso relativo demasiado grande entre pares diferenciais pode causar disparo falso de sinais, reflexão de sinal, EMI e problemas de sequenciamento temporal. No entanto, o grau de influência do atraso relativo do sinal depende do fator de escala compatível com T_r do sinal. Quando o fator de escala é 0,05, a distorção de sinais diferenciais pode ser quase ignorada. No entanto, para sinais de modo comum, quando o fator de escala é 0,05, a flutuação de tensão de sinais de modo comum pode ser controlada em aproximadamente 5%. Então, mesmo na situação de reflexão total, a tensão de reflexão empilhada nas linhas de sinal é apenas 10% da flutuação original, que é geralmente um valor aceitável. Portanto, no processo de design de PCB de alta velocidade, o atraso relativo de linha de sinal diferencial nas regras de regulamentação de roteamento pode ser definido como 0,05 T_r, que é capaz de atender ao requisito de integridade de sinal.

Determinação da Categoria de Atraso Relativo

Baseado na análise acima, a chave da determinação da categoria isométrica diferencial, ou seja, a determinação do atraso relativo de pares diferenciais, reside na determinação de T_r, referindo-se ao menor valor entre tempos de subida e descida de sinais diferenciais. A saída de tempo de subida e descida é na verdade a saída da combinação de impedância e capacitância. Portanto, o tempo de subida/descida sem carga é na verdade o tempo de subida/descida inerente.

Os seguintes três métodos podem ser aplicados para obter o valor de T_r:
• Tempo de subida/descida pode ser obtido diretamente de manuais de componentes. No entanto, na maioria das situações, este parâmetro não é fornecido.
• Valor de T_r pode ser obtido das palavras-chave Ramp do modelo IBIS (Input/Output Buffer Informational Specification) do componente. Parâmetros de tempo de subida/descida sob palavras-chave Ramp são geralmente medidos na porta de saída conectada com um resistor de 50 Ω, que são usualmente 20% a 80% do tempo de tensão final. Como os parâmetros são obtidos sem considerar a influência do encapsulamento, é rigoroso para nós usar tempo de subida/descida como o valor de T_r.
• O valor de T_r pode ser estimado de acordo com a frequência de clock mínima ou máxima de sinais de saída. Como a borda de subida distribuída é aproximadamente 10% da frequência de clock na maioria dos sistemas digitais de alta velocidade, o valor de T_r pode ser estimado com o período mínimo de clock Tclk fornecido baseado na fórmula: T_r = T_clk × 10%.

O valor estimado obtido através do período de clock é geralmente rigoroso porque parâmetros parasitas de encapsulamento ou carga de componentes farão o tempo de subida/descida inerente nos transistores grandemente retardado.

No trabalho prático, na maioria das situações, designers de circuito não fornecem informação de T_r para engenheiros de layout de PCB que apenas recebem algumas demandas ambíguas em termos de controle isométrico diferencial. O terceiro método sem dúvida fornece um esquema simples para engenheiros de layout de PCB, contanto que a maior frequência de clock na linha de sinal seja obtida. A maior frequência de clock é considerada como o parâmetro de design mais confiável para designers de circuito e é usualmente fornecida a engenheiros de layout de PCB no início do design de PCB.

O terceiro método geralmente leva a uma lista de valores de referência dentro da categoria de controle de atraso relativo entre pares diferenciais, como mostra a tabela abaixo.

Período de Clock/ns	Frequência de Clock/MHz	Categoria de Atraso Relativo/ps	Comprimento de Linha de Transmissão/mil
3,75	266	18,8	105
3	333	15	84
2,5	400	12,5	70
1,87	533	9,4	52
1,5	667	7,5	42
1,25	800	6,3	35

Verificação por Simulação

Tomando o sinal diferencial DQS (Data Strobe) entre TSM320 e MT41J256M16 como exemplo, o software de simulação Cadence é aplicado para transmitir sinal DOS para memória DRR3 para simular chip de controle de memória, analisar sua influência no tempo de estabelecimento e retenção de sinal de dados e verificar a análise acima. O circuito de simulação é mostrado na Figura 2 abaixo.

Baseado na Figura 2, a tensão de referência de pinos de saída é 1,5 V; chip de controle de memória é diretamente conectado com chip de memória através do modo ODT (On-Die Termination) com linha de transmissão de 800 mil; impedância diferencial é 100 Ω e frequência de clock de simulação de 800 MHz. Uma linha de transmissão de 50 Ω é seriamente conectada com terminal de fase positiva DQS para simular fenômeno de discrepância de pares diferenciais. Na situação de diferenciais isométricos, o comprimento de linha de transmissão de terminal único de 50 Ω é 0 mil.

Simulação é realizada para o circuito diferencial isométrico. A Figura 3 ilustra o sinal de saída no terminal de fase positiva de sinais diferenciais. Através de medição, o tempo de subida é aproximadamente 216 ps, enquanto o tempo de descida 219 ps, então o tempo mínimo de subida/descida T_r deve ser 216 ps.

A Figura 4 é um diagrama de olho de sinal de dados DQ e sinal de gating DQS através de simulação com o tempo de estabelecimento 205 ps e tempo de retenção 337 ps. De acordo com a taxa de troca de sinais DQS e DQ através de simulação e baseado no manual de dados, o tempo mínimo de estabelecimento de sinais de dados pelo terminal de recepção é requerido ser 85 ps e o tempo mínimo de retenção é 95 ps. Portanto, a sobremedida do tempo mínimo de estabelecimento é 120 ps e tempo de retenção 242 ps.

A situação da existência de deslocamento de fase de 0,05 T_r, 0,2 T_r e 0,5 T_r no terminal de fase positiva tem que ser considerada. O circuito pode ser simulado com comprimento de linha de transmissão de terminal único que é respectivamente definido como 60 mil, 240 mil e 600 mil. Forma de onda de sinal diferencial e forma de onda de sinal de modo comum através de simulação para 4 vezes são ilustradas nas Figuras 5 e 6.

Baseado na Figura 5, a distorção é a mínima quando atrasos relativos de 0,05 T_r e 0,2 T_r ocorrem. Especialmente quando o atraso relativo é 0,05 T_r, apenas deslocamento de cerca de 5 ps do sinal diferencial para a forma de onda do sinal diferencial sem atraso relativo, de modo que a sobremedida do tempo de estabelecimento do sinal de dados é aumentada em cerca de 5 ps com o tempo de sobremedida de retenção diminuído em 5 ps. Embora o tempo de sobremedida de retenção seja diminuído, esta quantidade de deslocamento é tão pequena para o tempo de retenção de 242 ps. O sequenciamento temporal pode ser evitado. Para a situação quando o atraso relativo é 0,5 T_r, o deslocamento da forma de onda do sinal DQS atingiu cerca de 60 ps. Embora este deslocamento ainda esteja dentro da categoria de sobremedida, atenção suficiente deve ser paga.

Baseado na Figura 6, o aumento do deslocamento de fase leva a flutuação periódica óbvia nas ondas e o aumento gradual da faixa. Quando o atraso relativo é respectivamente 0,05 T_r, 0,2 T_r e 0,5 T_r, o valor de pico medido do sinal de modo comum é respectivamente 61 mV, 176 mV e 430 mV, entre os quais o valor mais alto é sete vezes o mais baixo. A maior faixa de flutuação é respectivamente 4,3%, 12% e 29%.

Em conclusão, o resultado da simulação é compatível com o resultado obtido através da análise de diagrama de função matemática. Quando o atraso relativo entre pares diferenciais é menor que 0,05 T_r, a influência nos sinais é bastante pequena.

O período mínimo de clock do sinal de saída no terminal de saída é aplicado para estimar a categoria de controle de atraso relativo. Baseado no manual do componente, o período mínimo de clock dos componentes é 1,25 ns com frequência de clock de 800 MHz. De acordo com a Tabela 1, o atraso relativo deve ser controlado dentro de 6,3 ps com comprimento de linha de transmissão de 35 mil. Aparentemente, este valor é muito menor que a categoria de controle de atraso relativo de 0,05 T_r através de simulação. Portanto, a categoria de controle de atraso relativo estimada é relativamente conservadora, o que é mais específico que o resultado simulado.

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