Funções matemáticas do Verilog podem ser usadas no lugar de expressões constantes e suportam tanto matemática inteira quanto real. Funções Matemáticas Inteiras A função $clog2 retorna o teto de log2 do argumento dado. Isso é tipicamente usado para calcular a largura mínima necessária para endereçar

Tarefas de sistema de display são principalmente usadas para exibir mensagens informativas e de depuração para rastrear o fluxo de simulação a partir de arquivos de log e também ajuda a depurar mais rápido. Existem diferentes grupos de tarefas de display e formatos nos quais eles podem imprimir valo

Clocks são fundamentais para circuitos digitais pois permitem diferentes blocos ficarem sincronizados. Propriedades de um Clock Propriedades-chave: frequência (determina período do clock), duty cycle e fase do clock em relação a outros clocks. Período do Clock Frequência indica quantos ciclos em c

Design e testbench Verilog típicos têm muitas linhas de código com blocos always ou initial, atribuições contínuas e outras instruções procedurais que ficam ativas em diferentes tempos na simulação. Toda mudança de valor de sinal no modelo Verilog é considerada um evento de atualização (update even

Simulação Verilog depende de como o tempo é definido pois o simulador precisa saber o que #1 significa em termos de tempo. A diretiva de compilador `timescale especifica unidade de tempo e precisão para módulos que a seguem. Sintaxe `timescale <unidade_tempo>/<precisao_tempo> // Exemplo

Verilog é uma linguagem de descrição de hardware e não há requisito para designers simularem seus designs RTL para convertê-los em portas lógicas. Então qual a necessidade de simular? Simulação é técnica de aplicar diferentes estímulos de entrada ao design em diferentes tempos para verificar se o

Primitivas padrão Verilog como nand e not nem sempre são fáceis ou suficientes para representar lógica complexa. Novos elementos primitivos chamados UDP (User-Defined Primitives) ou primitivas definidas pelo usuário podem ser definidas para modelar lógica combinacional ou sequencial. Todas UDPs têm

Verilog também suporta modelagem em nível de transistor, embora raramente usada hoje devido à complexidade dos circuitos exigir níveis de abstração mais altos. NMOS/PMOS module des ( input d, ctrl, output outn, outp ); nmos (outn, d, ctrl); pmos (outp, d, ctrl); endmodule module tb; reg

Elementos digitais são entidades binárias que guardam apenas 0 ou 1. Porém a transição de 0 para 1 e 1 para 0 tem atraso transicional, assim como cada elemento de porta para propagar valor da entrada para saída. Exemplo: porta AND de duas entradas deve comutar saída para 1 se ambas entradas tornam-

Algumas primitivas built-in principais foram discutidas anteriormente; veremos exemplos práticos usando and, nor e not. Para escrever código Verilog usando portas, é necessário saber como conectar os elementos. Muito diferente de descrição comportamental onde seleção e conexão ficam a cargo das fer

A maioria dos designs digitais é feita em nível de abstração mais alto como RTL, embora às vezes seja intuitivo construir circuitos determinísticos menores em nível inferior usando elementos combinacionais como and e or. Modelagem nesse nível é chamada modelagem em nível de porta (gate-level modelin

A maioria das linguagens tem característica chamada escopo (scope) definindo visibilidade de seções de código a variáveis e métodos. O escopo define um namespace para evitar colisão entre nomes de objetos no mesmo namespace. Verilog define novo escopo para módulos, functions, tasks, blocos nomeados

Instruções de atraso em Verilog podem ter atrasos especificados no lado esquerdo ou direito do operador de atribuição. Atrasos Inter-Atribuição (Inter-assignment Delays) // Atraso especificado no lado esquerdo #<atraso> <LHS> = <RHS> Uma instrução de atraso inter-atribuição tem v

Existem dois tipos de controle de tempo em Verilog: expressões de atraso (delay) e evento (event). O controle de atraso adiciona um atraso entre o momento que o simulador encontra a instrução e quando a executa. A expressão de evento atrasa a instrução até a ocorrência de algum evento de simulação:

Verilog suporta diretivas de compilador que direcionam como o código deve ser tratado. Por exemplo, uma parte do código pode implementar um recurso e deve haver forma de não incluí-lo se o recurso não for usado. Isso é resolvido com compilação condicional, onde o designer envolve o código em direti

Parâmetros são construções Verilog que permitem reutilizar um módulo com especificação diferente. Por exemplo, um somador de 4 bits pode ser parametrizado para aceitar o número de bits, e novos valores passados na instanciação. Assim, um somador N-bit vira 4, 8 ou 16 bits. São como argumentos de fun

Uma function processa entradas e retorna um único valor, enquanto uma task é mais geral, podendo calcular múltiplos resultados e retorná-los via argumentos output e inout. Tasks podem conter elementos que consomem tempo de simulação como @, posedge e outros. Sintaxe Uma task não precisa ter argumen

Muitas vezes encontramos trechos de código repetitivos chamados múltiplas vezes no RTL. Eles geralmente não consomem tempo de simulação e podem envolver cálculos complexos com diferentes valores de dados. Nesses casos, declaramos uma function, colocamos o código repetitivo dentro e permitimos que re

A instrução case verifica se a expressão dada corresponde a uma das expressões na lista e desvia conforme necessário. É tipicamente usada para implementar multiplexadores. O construtor if-else pode não ser adequado para muitas condições e sintetizaria em um codificador de prioridade em vez de multip

O loop for é o mais usado em software, mas em Verilog é primariamente usado para replicar lógica de hardware. A ideia é iterar um conjunto de instruções enquanto a condição for verdadeira. Similar ao while, mas usado onde há um iterador disponível e a condição depende do seu valor. Sintaxe for (<