VHDL inclui um gerador pseudo-aleatório embutido que produz valores de ponto flutuante no intervalo [0, 1]. Escalando e deslocando esses valores, você pode criar dados aleatórios de qualquer tipo — real, integer, std_logic_vector ou time — adequados para testbenches. O guia a seguir mostra como cons

Modulação por largura de pulso (PWM) transforma um pino digital de FPGA em um poderoso controlador analógico. Alternando a alimentação entre ligado e desligado em alta velocidade, o PWM entrega a corrente média exata que um dispositivo precisa, sem nunca gerar uma tensão analógica verdadeira. Aplic

Percebi que muitos dos gadgets que comprei nos últimos anos mudaram de LED piscando para LED respirando. A maioria dos gizmos eletrônicos contém um LED de status cujo comportamento dá indicações do que está acontecendo dentro do dispositivo. Minha escova de dentes elétrica pisca um LED quando é hor

Quando um testbench VHDL atinge o fim de sua execução pretendida, você vai querer que o simulador pare limpa e, se possível, retorne o controle a qualquer script chamador. Este artigo revisa as técnicas mais comuns e confiáveis para parar uma simulação nos principais simuladores VHDL, com exemplos d

A maioria dos simuladores VHDL expõe a Tool Command Language (Tcl) como sua interface de script principal. Quando você digita um comando no console do simulador, está usando Tcl, e também pode escrever scripts que acionam e observam seu projeto VHDL. Este artigo orienta você na construção de um tes

Servos de radiocontrole (RC) são o coração de aeronaves, carros e barcos de hobby. Eles traduzem um comando de rádio remoto em uma posição angular precisa. Como sistemas RC existem há décadas, a interface padrão da indústria é modulação por largura de pulso (PWM) em vez de um protocolo puramente dig

A declaração generate do VHDL permite que projetistas repliquem automaticamente um bloco de código em múltiplas instâncias, cada uma conectada a sinais distintos. Pense nela como um loop for em tempo de compilação que pode criar processos encadeados ou instâncias de módulos, reduzindo drasticamente

Strings de texto em VHDL geralmente são limitadas a arrays de caracteres de comprimento fixo. Isso faz sentido porque VHDL descreve hardware, e strings de comprimento genérico exigiriam memória dinâmica. Para definir um array de strings, você deve alocar espaço em tempo de compilação para o maior n

Este tutorial orienta você no uso dos núcleos Integrated Logic Analyzer (ILA) e Virtual Input/Output (VIO) do Xilinx Vivado para depurar e monitorar projetos VHDL on-chip. Ao final, você saberá como inserir sondas, configurar gatilhos e capturar o comportamento preciso dos sinais sem equipamentos ex

Ao projetar VHDL para aplicações FPGA críticas de segurança, simplesmente escrever testbenches não basta. Engenheiros devem provar que um módulo comporta-se exatamente como especificado, livre de efeitos colaterais ocultos. Verificação formal fornece essa garantia matemática. Verificação formal pree

VUnit é um framework líder open-source de verificação VHDL que acopla um executor de suíte de testes Python com uma biblioteca VHDL dedicada. Juntos eles automatizam compilação de testbench, execução e relatório de resultados, permitindo que engenheiros sigam um ciclo de desenvolvimento orientado a

Já quis rodar uma simulação VHDL que inclui um IP core do Quartus através do framework de verificação VUnit? Era isso que o engenheiro FPGA Konstantinos Paraskevopoulos tinha em mente, mas não encontrou tutorial adequado. Felizmente, usou seu talento para descobrir como e foi gentil o suficiente par

No VHDL, variáveis comportam-se similarmente a variáveis em C: seu valor está disponível imediatamente após uma atribuição e permanece inalterado até a próxima atribuição. Isso as torna ideais para armazenamento temporário e cálculos procedurais dentro de um processo. Regras Principais para Usar Var

Designers digitais dependem de aritmética precisa dentro de FPGAs e ASICs. Um conceito central é a distinção entre tipos de dados signed e unsigned em VHDL. Ambos os tipos são definidos no pacote numeric_std da biblioteca IEEE. Embora muitos designers ainda usem std_logic_arith, este pacote não é pa

No VHDL, records oferecem uma maneira poderosa de simplificar seu design, assim como structs em C. Agrupando sinais relacionados em um único tipo, você pode reduzir drasticamente duplicação de código, melhorar legibilidade e simplificar port maps em múltiplas entidades. Records brilham quando você t

O que é uma Procedure VHDL? Procedimentos pertencem à família de subprogramas no VHDL. Eles encapsulam lógica reutilizável, reduzindo duplicação de código e melhorando manutenibilidade. Definindo um procedimento uma vez, você pode invocá-lo de múltiplos processos ou arquiteturas, garantindo comporta

Usando ambos os Pacotes Numeric_Std e Std_Logic_Arith Abaixo você encontrará as conversões de tipo VHDL mais usadas. O artigo é dividido em duas seções: a primeira mostra conversões que dependem do moderno pacote numeric_std, enquanto a segunda demonstra conversões equivalentes usando o pacote legad

Introdução Bem-vindo a um guia prático que o leva a criar um simples piscador de LED em FPGA usando VHDL ou Verilog. O exemplo demonstra conceitos centrais de FPGA: processos concorrentes, síntese de frequência e lógica de multiplexador — todos impulsionados por um clock de 25 MHz. Visão Geral do Pr

Usando Process em VHDL ou Always Blocks em Verilog Tanto em VHDL quanto em Verilog, blocos Process (VHDL) e Always (Verilog) são os construtores centrais para descrever comportamento de hardware. Eles modelam dois tipos distintos de lógica: Lógica combinacional – saídas dependem apenas das entradas

VHDL, abreviação de Very High Speed Integrated Circuit Hardware Description Language, é uma das duas linguagens primárias de descrição de hardware usadas para projetar FPGAs e ASICs. Embora possa parecer verboso comparado a linguagens de software, sua sintaxe é precisa e projetada para descrever lóg