Inovação de Espaçador de Ar da IBM Viabiliza Chips FinFET 10nm

Esta é a terceira de uma série de quatro partes sobre os papers de ponta da IBM apresentados no IEDM 2016.

A Reunião Internacional de Dispositivos Eletrônicos é amplamente considerada o principal fórum mundial para pesquisa inovadora em tecnologia de semicondutores e dispositivos eletrônicos, design, manufatura, física e modelagem. Na conferência deste ano em San Francisco, a IBM exibiu termômetro de sonda varredura, técnica de espaçador de ar para chips 10 nm, dispositivo 7 nm e inovações em nanotubos de carbono — todos visando estender a Lei de Moore e explorar novas arquiteturas.

Entre os quatro papers destacados da IBM, o terceiro foca em "Espaçador de Ar para FinFET CMOS 10 nm e Além". Dr. Kangguo Cheng, membro sênior da equipe técnica e Mestre Inventor no Centro Nanotech Albany da IBM Research, liderou a equipe que demonstrou como um simples intervalo de ar pode reduzir dramaticamente capacitância parasita em transistores de próxima geração.

Enquanto nós de 14 nm já são fabricáveis, a transição para 10 nm enfrenta obstáculo crítico: capacitância parasita. À medida que transistores encolhem, espaços isolantes entre contatos tornam-se proporcionalmente menores, permitindo acúmulo indesejado de carga. Quando transistor comuta, esta carga armazenada é liberada, causando tanto propagação de sinal mais lenta quanto maior consumo de energia — levando a calor aumentado e confiabilidade reduzida.

A abordagem do Dr. Cheng substitui esses espaços condutivos por ar — um isolante quase perfeito. Inserindo espaçador de ar acima do topo da aleta, a equipe reduziu capacitância a nível de transistor em até 25% e alcançou redução de 15% em circuito de teste oscilador em anel. Resultado: economia de 25% de energia no nível do dispositivo e correspondente melhoria de 15% no nível do sistema.

Canto superior esquerdo: Imagem TEM de transistor FinFET com espaçadores de ar (espaços brancos) em dimensões 10 nm. Canto superior direito: Dano após processo agressivo de pull-down de espaçador; especificamente, erosão da aleta e epitaxia source/drain. Centro inferior: Esquemático de estrutura de espaçador de ar parcial. Espaçadores de ar formados apenas acima do topo da aleta para minimizar impacto na pilha do gate. Liners dielétricos protegem pilhas do gate durante fabricação de espaçadores de ar.

Ao mitigar capacitância parasita, espaçadores de ar permitem chips FinFET 10 nm e 7 nm mais eficientes, e prometem para dispositivos 14 nm economizadores de energia também. O trabalho da IBM ilustra como material tão simples como ar pode desempenhar papel crucial no design de semicondutores de próxima geração.

Leia parte um: Mapeando pontos quentes
Leia parte dois: Outro tipo de chip com nanotubos de carbono