Otimizando Engenharia de Espaçadores para DRAM TFET de Dupla Porta: Melhorando Retenção e Reduzindo Potência Estática

Resumo

A DRAM TFET de dupla porta (DGTFET) fornece design sem capacitor e retenção marcantemente longa. Usando o simulador Silvaco-Atlas, otimizamos sistematicamente a pilha dielétrica do espaçador para suprimir vazamento de leitura-zero e estender a janela de retenção. Resultados de simulação revelam que um espaçador de baixo-k na fonte e alto-k no dreno produzem o melhor compromisso, alcançando corrente de leitura-zero sub-picoampere (1×10⁻¹⁴ A/µm) e tempo de retenção de 10 segundos. Esta configuração reduz consumo de potência estática e sobrecarga de refresh enquanto entrega razão de corrente leitura-um/leitura-zero de 10⁷. Análise de escalabilidade destaca o gargalo restante e delineia direções futuras de melhoria.

Introdução

À medida que geometrias de dispositivos encolhem, a DRAM convencional 1T-1C luta para escalar porque o capacitor não pode ser reduzido além de certo limite. A indústria de memória portanto explora novos materiais e arquiteturas de dispositivos para aumentar densidade. Uma abordagem promissora é a DRAM 1T com estrutura sem capacitor, relatada pela primeira vez no início dos anos 1990. Nesta arquitetura, um '1' lógico é armazenado por um de quatro mecanismos: ionização por impacto, transistor de junção bipolar, tunelamento banda-a-banda (BTBT) ou tunelamento de porta. O transistor de efeito de campo por tunelamento (TFET) baseado em BTBT é considerado uma alternativa potencial ao MOSFET porque oferece alta razão liga/desliga e corrente de estado desligado ultra-baixa. Esses atributos são especialmente vantajosos para DRAM, onde baixo vazamento de estado desligado se traduz em corrente de leitura-zero mínima e potência estática reduzida. Vários grupos investigaram DRAM baseada em TFET, demonstrando baixas correntes de leitura-zero e longos tempos de retenção. Entre eles, a DRAM TFET de dupla porta (DGTFET) se destaca. Em uma DRAM DGTFET, tanto operações de escrita quanto leitura dependem de BTBT. Experimentos reportam corrente de leitura-zero tão baixa quanto 1 nA/µm — bem abaixo da DRAM 1T-1C tradicional — e tempo de retenção de 2 s, excedendo em muito o intervalo típico de refresh de 64 ms em sistemas computacionais. Mesmo a 85 °C, a retenção permanece acima de 300 ms, indicando robustez sob condições severas. O design sem capacitor aumenta ainda mais a densidade de empacotamento, tornando a DRAM DGTFET candidata atraente para memória de próxima geração. Apesar desses pontos fortes, tempos de retenção e correntes de leitura-zero reportados ainda não são ótimos porque a geometria DGTFET não foi totalmente otimizada. Neste trabalho, focamos na engenharia de espaçadores — a escolha do material dielétrico nos três espaçadores (fonte, gap da porta e dreno) — para melhorar desempenho DGTFET. Espaçadores são posicionados próximos às junções de tunelamento e portanto exercem forte influência no BTBT. Estudando sistematicamente o impacto de dielétricos de baixo-k (SiO₂) versus alto-k (HfO₂) em cada espaçador, propomos uma configuração otimizada que reduz drasticamente vazamento de leitura-zero e estende tempo de retenção.

Estrutura do Dispositivo e Método de Simulação

O DGTFET adota configuração P-I-N, como mostrado na Fig. 1a. Fonte e dreno são regiões fortemente dopadas P⁺ (10²⁰/cm³) e N⁺ (10²⁰/cm³), respectivamente. O canal intrínseco é dividido em duas seções de porta: Porta1, policristalino N⁺, e Porta2, policristalino P⁺, separados por um gap estreito. A Porta2 P⁺ forma um poço profundo de armazenamento de carga, enquanto a Porta1 N⁺ controla tunelamento durante leitura. Espaçadores de fonte e dreno (S_Spacer e D_Spacer) e espaçador do gap da porta (G_Spacer) default para SiO₂. Dimensões do dispositivo: espessura do filme de silício T_si = 20 nm, comprimento Porta1 L_g1 = 400 nm, comprimento Porta2 L_g2 = 200 nm, comprimento do gap L_gap = 50 nm, e espessura do óxido de porta T_oxide = 3 nm (HfO₂). Simulações foram realizadas no Silvaco-Atlas usando modelo BTBT não-local que contabiliza variações espaciais de borda de banda e geração/recombinação de portadores. Parâmetros do modelo foram calibrados contra dados experimentais para TFETs SOI, resultando em massas efetivas de elétron e lacuna de 0,22 m₀ e 0,52 m₀, respectivamente. Dopagem pesada requer estreitamento de banda, estatísticas Fermi-Dirac, recombinação Shockley-Read-Hall e modelos de mobilidade dependentes de dopagem/temperatura. Tempo de vida de portadores — crítico para retenção — foi definido como 100 ns, guiado por faixas de literatura de 1 µs a 10 ns. Modelos de Scharfetter e Schenk foram usados para capturar dependências de tempo de vida em dopagem e temperatura.

Resultados e Discussão

Mecanismo de Operação

Operações de escrita e leitura em DRAM DGTFET são governadas por BTBT nas junções de dreno (escrita) e fonte (leitura). A Figura 2 ilustra diagramas de banda durante estas operações. Durante escrita-'1', um bias negativo na Porta2 abaixa a banda do canal sob Porta2, criando barreira fina no lado do dreno e permitindo elétrons tunelarem em direção ao dreno enquanto lacunas se acumulam no poço de potencial profundo (~1,2 V). Inversamente, bias positivo na Porta2 durante escrita-'0' expulsa lacunas do poço, restaurando estado desligado. Leitura-'1' (Fig. 2b) revela barreira de canal entre Porta1 e Porta2 mas não no fundo do canal, permitindo caminho de condução inclinado da frente da Porta1 para trás da Porta2. Leitura-'0' (Fig. 2c) mostra barreira de canal pronunciada que bloqueia elétrons, suprimindo vazamento. O inseto da Fig. 2d confirma que elétrons não podem cruzar esta barreira durante leitura-'0'. Condições de programação ótimas são críticas: bias mais negativo na Porta2 melhora BTBT saturado durante escrita-'1'; bias negativo pequeno durante retenção mantém população de lacunas; e bias mais alto na Porta1 durante leitura fortalece BTBT para leitura-'1' mas aumenta vazamento de leitura-'0'. Tabela 1 lista valores de bias usados, e Fig. 3b demonstra as correntes transitórias resultantes com escrita/leitura de 50 ns e retenção de 100 ns. A razão de corrente I₁/I₀ ≈ 10⁴, correspondendo a relatórios prévios.

Impacto dos Dielétricos dos Espaçadores

Em DRAM DGTFET, cada espaçador pode ser fabricado de SiO₂ de baixo-k ou HfO₂ de alto-k, levando a oito combinações dielétricas possíveis. Tabela 2 resume leitura-1 (I₁), leitura-0 (I₀), e razão I₁/I₀ para cada configuração, bem como retenção em tempo de retenção de 2 s. A notação "S" e "H" denotam SiO₂ e HfO₂, respectivamente, e o código de três letras lista S_Spacer, G_Spacer e D_Spacer nessa ordem. Os dados revelam que o espaçador da fonte domina I₁: usar SiO₂ no S_Spacer aumenta I₁ em duas ordens de magnitude relativo a HfO₂. O espaçador do dreno controla principalmente I₀: um D_Spacer de HfO₂ suprime vazamento de leitura-zero para ~10⁻¹⁴ A/µm. Assim, a configuração ótima é baixo-k na fonte e alto-k no dreno, enquanto o espaçador do gap da porta tem influência insignificante quando os outros dois são fixados.

Influência do Espaçador da Fonte

Comparando H/S/S e S/S/S (Fig. 4) mostra que SiO₂ na fonte aumenta corrente de leitura-1 em ~100×. Figura 5 ilustra que HfO₂ na fonte estende a região de depleção superficial na junção da fonte, alargando a barreira de tunelamento. Consequentemente, a distância de tunelamento (Fig. 6a) é maior para H/S/S, e o campo elétrico de franja (Fig. 6b) é mais alto, o que reduz o campo de pico e suprime BTBT. A dependência exponencial do BTBT no campo elétrico explica por que I₁ é significativamente maior para S/S/S. Portanto, um espaçador de fonte de baixo-k é essencial para maximizar corrente de leitura-1.

Influência do Espaçador do Dreno

Com S_Spacer e G_Spacer fixados em SiO₂, mudar D_Spacer de SiO₂ para HfO₂ (Fig. 7) altera dramaticamente correntes de escrita, retenção e leitura. Um espaçador de dreno alto-k aprofunda o poço de potencial durante escrita-1, melhorando o impulso BTBT e aumentando I₁. Durante retenção-0, o espaçador alto-k suprime BTBT no dreno, reduzindo corrente de retenção-0 induzida por recombinação. Em leitura-0, a diferença em I₀ decorre principalmente da recombinação: um D_Spacer de SiO₂ permite mais lacunas se acumularem durante retenção-0, elevando taxa de recombinação e assim vazamento de leitura-0 (Fig. 9). Portanto, um espaçador de dreno alto-k é crítico para minimizar vazamento de leitura-zero.

Tempo de Retenção

Retenção é limitada por recombinação de lacunas durante retenção. Tabela 2 mostra que mesmo após 2 s, dispositivos com espaçador ótimo (S/S/H ou S/H/H) mantêm I₁/I₀ > 10⁴. Definimos tempo de retenção (RT) como a maior duração de retenção para qual I₁/I₀ permanece acima de 10³. Figura 10 demonstra que o espaçador otimizado produz RT de 10 s, excedendo em muito o intervalo convencional de refresh de 64 ms. Comparado a estudos anteriores, a DRAM DGTFET otimizada alcança duas ordens de magnitude menor corrente de leitura-zero e dez vezes maior RT, confirmando sua adequação para memória de baixa potência e alta densidade.

Escalabilidade

Escalabilidade foi avaliada reduzindo L_g1, L_g2 e L_gap enquanto preservando RT > 2 s. Tabela 4 lista desempenho da configuração S/S/H através destas dimensões. Reduzir L_g1 abaixo de 200 nm degrada severamente I₁ devido a controle de porta diminuído sobre barreira tipo-n, enquanto L_g2 mais curto estreita barreira Porta1-Porta2 e aumenta I₀. L_gap tem impacto mínimo em I₁ mas eleva ligeiramente I₀ quando reduzido abaixo de 20 nm. Consequentemente, as menores dimensões viáveis são L_g1 = 200 nm, L_g2 = 150 nm, e L_gap = 20 nm, que ainda excedem o nó 20 nm/18 nm de DRAM 1T-1C. No entanto, os benefícios de arquitetura sem capacitor, baixa potência e alta RT justificam a pegada maior. Trabalhos futuros visarão escalonamento sub-100 nm de DRAM DGTFET.

Conclusões

Demonstramos que engenharia de espaçadores influencia profundamente desempenho de DRAM DGTFET. Um espaçador de baixo-k na fonte expande a região de depleção superficial, aumentando corrente de leitura-1, enquanto um espaçador de alto-k no dreno suprime vazamento de leitura-zero aprofundando o poço de potencial e limitando BTBT durante retenção. Otimizar a pilha dielétrica resulta em corrente de leitura-zero sub-picoampere e tempo de retenção de 10 segundos, superando DRAMs TFET prévias e entregando razão de leitura de 10⁷. Análise de escalabilidade indica que dimensões mínimas viáveis permanecem maiores que DRAM 1T-1C de estado da arte, mas as vantagens de sem capacitor, baixa potência e longa retenção tornam DRAM DGTFET um caminho atraente adiante. Esforços futuros focarão em escalonamento sub-100 nm e integração em arrays de memória de alta densidade.

Abreviações

DGTFET:

Transistor de efeito de campo por tunelamento de dupla porta

DRAM:

Memória de acesso aleatório dinâmica