Após completar os tutoriais 6-11 da série Tutorial Básico de VHDL, desafie-se com este quiz criado por especialistas. Ele é projetado para testar os limites do seu entendimento, então use suas habilidades de raciocínio para selecionar a resposta mais plausível quando estiver inseguro. Leia as breves

Em VHDL, signed e unsigned são vetores de bits especializados que permitem realizar aritmética em barramentos de dados. Diferente de std_logic_vector, que é ideal para rotear sinais mas não para cálculos, esses tipos são interpretados como valores numéricos pelo compilador. Tentar somar um std_logic

Uma declaração concorrente em VHDL é uma atribuição de sinal que fica diretamente em uma arquitetura, fora de qualquer bloco process. Também é referida como atribuição concorrente ou processo concorrente. Quando você escreve uma declaração concorrente, você está efetivamente criando um processo que

A declaração Case-When direciona um programa VHDL por um de vários caminhos baseados em um sinal, variável ou expressão. Oferece uma alternativa mais limpa e legível a longas cadeias if-then-elsif-else, particularmente ao lidar com múltiplos valores discretos. Muitas linguagens de programação usam c

Em VHDL, um módulo é uma unidade autocontida que se comunica com o mundo exterior através de sua entidade. A cláusula port map de uma instanciação conecta as portas formais da entidade a sinais no design circundante. Módulos, Entidades e Testbenches Quando desenvolvemos para FPGA ou ASIC, a lógica d

Criar módulos reutilizáveis é a base do design VHDL eficiente, mas pequenas variações frequentemente exigem código duplicado. Genéricos e generic maps resolvem isso permitindo configurar parâmetros de um módulo em tempo de compilação, mantendo seu código DRY e mantenível. Constantes ajudam a evitar

A maioria dos designs VHDL emprega lógica com clock — comumente referida como lógica síncrona ou sequencial. Um processo com clock ativa-se exclusivamente na borda do clock mestre, independentemente de mudanças em outros sinais de entrada. O elemento fundamental da lógica com clock é o flip-flop. Ne

Complete os tutoriais 12-17 da série Tutorial Básico de VHDL e teste seu conhecimento com este quiz direcionado. Qual declaração é verdadeira sobre o tipo signed? Eles podem representar valores maiores que tipos unsigned Se o bit mais à esquerda for 1, o valor deve ser negativo Overflow é um er

Em tutoriais anteriores, usamos a declaração wait for para atrasar tempo em simulação. No entanto, wait for não pode ser empregado em designs de produção porque um circuito real não pode ser instruído a pausar. A maneira prática de medir tempo em um módulo VHDL é contar ciclos de clock. Todo design

Em VHDL, procedimentos são subprogramas que permitem aos designers evitar blocos de código repetitivos. Quando a mesma operação é necessária em múltiplos lugares, criar um módulo completo pode ser excessivo. Um procedimento oferece uma solução leve e reutilizável. Procedimentos podem ser declarados

Uma máquina de estados finitos (FSM) é um modelo lógico determinista cuja saída depende não apenas da entrada atual, mas também da sequência de entradas e saídas passadas. No design de FPGA e algoritmos VHDL dependentes de tempo, uma FSM é a abstração padrão para capturar comportamento com estado. F

Funções são subprogramas em VHDL que podem ser usados para implementar algoritmos frequentemente utilizados. Uma função recebe zero ou mais valores de entrada e sempre retorna um valor. Além do valor de retorno, o que diferencia uma função de um procedimento é que ela não pode conter declarações Wai

Em VHDL, uma função impura pode acessar ou modificar qualquer sinal dentro de seu escopo léxico, incluindo sinais que não estão listados como parâmetros. Esta capacidade dá à função efeitos colaterais — seu valor de retorno pode variar mesmo quando os mesmos argumentos são fornecidos, e ela pode alt

Em VHDL, um procedimento pode conduzir sinais externos desde que o sinal permaneça em seu escopo. Embora um procedimento declarado em uma arquitetura não tenha acesso a sinais externos — porque esses sinais não são visíveis em tempo de compilação — um procedimento definido dentro de um processo pode

Teste seu progresso com este quiz de VHDL após completar a parte 4 da série Tutorial Básico de VHDL! Como medimos tempo real em VHDL? Usando uma declaração wait for 1 ns Contando períodos de clock Explorando atraso de propagação Correto! Errado! - Qual declaração é verdadeira Um procedi

Uma lista encadeada é uma estrutura de dados dinâmica que se expande e contrai conforme elementos são adicionados ou removidos. Os recursos orientados a objetos do VHDL — tipos de acesso, records e tipos protegidos — tornam possível implementar esta estrutura de forma limpa e eficiente. Criando o Pa

Um testbench de auto-verificação é um programa VHDL que verifica a correção de um device under test (DUT) sem inspeção manual. Uma vez executado, ele relata automaticamente um status OK ou Falhou, tornando-se uma ferramenta essencial para desenvolvimento VHDL confiável. Todo módulo VHDL deve ter um

Um testbench interativo é uma configuração de simulador onde a entrada para o device under test (DUT) é fornecida por um operador enquanto o testbench está em execução. Na maioria das vezes, isso significa inserir comandos no console do simulador para fornecer estímulos ao DUT. Embora você deva semp

Buffers circulares são construções populares para criar filas em linguagens de programação sequenciais, mas também podem ser implementados em hardware. Neste artigo, criaremos um ring buffer em VHDL para implementar um FIFO em block RAM. Existem muitas decisões de design a tomar ao implementar um FI

Verificação aleatória restrita é uma estratégia de testbench que depende da geração de transações pseudo-aleatórias para o device under test (DUT). O objetivo é alcançar cobertura funcional de um número de eventos predefinidos através de interação aleatória com o DUT. Open Source VHDL Verification