Cimeira RISC-V:destaques da agenda

A terceira cúpula anual RISC-V acontecerá no próximo mês, de 8 a 10 de dezembro de 2020, e como a maioria dos eventos deste ano, será totalmente online. O programa oferece três dias de palestras sobre arquiteturas, hardware, software, ferramentas, verificação e segurança, além de estudos de caso da comunidade RISC-V global.

As empresas de tecnologia e instituições de pesquisa compartilharão atualizações, projetos e implementações de produtos notáveis ​​e discutirão o papel da arquitetura do conjunto de instruções (ISA) RISC-V na geração de hardware, software e propriedade intelectual (IP) da próxima geração. O evento também contará com uma sala de exposições online e oportunidades de networking. Os palestrantes incluem executivos da Andes Technology, Alibaba, CHIPS Alliance, Google, IBM, NXP Semiconductors, OneSpin Solutions, RedHat, Seagate, SiFive, Western Digital e outros.

Como um parceiro de mídia, embedded.com também estará participando e também teremos um bate-papo no fogo que em 9 de dezembro de 2020 inclui David Patterson, que cunhou o termo computador com conjunto de instruções reduzido (RISC) em 1980, e que com John Hennessy em 1990 publicou o livro didático, “Computer Architecture:A Quantitative Approach”, que tem sido um livro fundamental para muitos engenheiros de microprocessador desde então.

A agenda completa está online (confira o site aqui), mas aqui estão alguns destaques.

Dia 1, terça-feira, 8 de dezembro de 2020

Construindo um ecossistema de aprendizado de máquina de ponta aberta com RISC-V, Zephyr, TensorFlow Lite Micro e Renode :Ao se aproximar do limite, o aprendizado de máquina está mudando profundamente o cenário da IoT. Para ser capaz de capitalizar totalmente as oportunidades decorrentes dessa tendência, um ecossistema aberto de ferramentas, estruturas e plataformas modernas é necessário que, juntos, constituam um ambiente perfeito para que os desenvolvedores criem aplicativos de ML avançados em RISC-V. O painel principal contará com Tim Ansell (Google), Kate Stewart (Zephyr Project), Brian Faith (QuickLogic) e Michael Gielda (Antmicro) em uma discussão sobre como os pontos fortes de RISC-V, Zephyr RTOS, TensorFlow Lite e Renode podem ser combinados para fornecer desenvolvimento de ML rastreável, orientado por software e colaborativo para o limite. Os participantes discutirão como a abordagem neutra do fornecedor do RISC-V ressoa com os princípios básicos do Zephyr RTOS e da estrutura de simulação Renode, e como o TensorFlow Lite Micro pode aproveitar o ISA aberto e suas ferramentas para inovar no domínio do ML também em o nível de hardware, por exemplo usando FPGAs ou extensões personalizadas.

Aproveitando o RISC-V Eco-System para colocar um chip nas mãos do cliente em menos de US $ 10 milhões :Esta palestra apresentará a jornada da Intensivate no desenvolvimento da primeira CPU de cluster comercial, com foco em como o ecossistema RISC-V permite entregar um chip comercialmente viável, em um nó de processo de 12 nm, nas mãos do cliente por menos de US $ 10 milhões. Dean Halle, CEO da Intensivate, descreverá as maneiras pelas quais o custo para entregar tal chip foi reduzido, incluindo o papel que o ecossistema de software RISC-V desempenhou, o papel do Rocket-Chip RTL disponível na Chip Yard, o papel do sistema de emulação FireSim FPGA e o papel da linguagem de hardware Chisel.

Dia 2, quarta-feira, 9 de dezembro de 2020

RISC-V em novas estações base de rádio de células pequenas 5G :As comunicações celulares modernas usam a interface aérea de acesso múltiplo por divisão de frequência ortogonal (OFDMA), na qual os dados são transmitidos em símbolos agrupados em slots. No 5G, esses slots podem variar de 0,25 a 0,125 ms. A programação do tráfego transportado nesses slots é feita pela camada MAC. Ele agenda o tráfego para a rede (uplink) e também da rede para o usuário (downlink). Estações base 5G eficientes estão sendo projetadas e implantadas para lidar não apenas com muitos, muitos usuários que suportam muitas células 5G, mas até mesmo têm suporte para várias operadoras móveis separadas. Cada operador pode exigir seu próprio software. A camada física (PHY) deve processar os dados (tanto de controle quanto de usuário) passados ​​a ela pelo MAC para preencher os slots e símbolos de transmissão e recepção. Se o PHY falhar em atender às restrições de tempo estritas, slots inteiros de dados serão perdidos, exigindo mecanismos de recuperação. Nesta palestra, Gajinder Panesar (Mentor, A Siemens Business) e Peter Claydon (Picocom) apresentam um SoC heterogêneo que implementa uma estação base 5G NG de pequenas células usando clusters de RISC-Vs e DSPs dedicados. A palestra também mostrará como as restrições de tempo estritas são monitoradas continuamente de forma não intrusiva e como a análise incorporada fornece insights úteis sobre o comportamento da estação base.

Firmware IoT seguro para RISC-V :Com o tempo, os fornecedores de plataformas estabelecidas desenvolveram ambientes de execução confiável (TEEs) leves e pilhas de software embarcado relativas otimizadas para seus processadores menores. No entanto, nenhum desses está disponível para desenvolvedores RISC-V que são deixados sozinhos descobrindo como proteger o código confiável de bibliotecas de software de terceiros não verificadas e como combinar com segurança esses componentes em uma única imagem de firmware alimentando seus aplicativos comerciais. Nesta apresentação, Cesare Garlati (Hex Five Security) e Sandro Pinto (Universidade do Minho) apresentarão uma pilha IoT segura e gratuita para RISC-V, cobrindo todos os componentes de hardware e software necessários para construir o dispositivo de última geração , firmware e serviço de gerenciamento de nuvem. Isso inclui RISC-V SoC FPGA de 32 bits, ambiente de execução confiável de várias zonas, RTOS de segurança crítica, conectividade TCP / IP, criptografia TLS ECC e cliente e agente MQTT fornecendo telemetria e implantação de aplicativos OTA e atualizações de firmware.

Dia 3, quinta-feira, 10 de dezembro de 2020

Software incorporado reinventado:Processadores de thread implementados usando RISC-V :À medida que a complexidade do sistema aumenta, fica mais difícil configurar um RTOS para atender a todos os cenários operacionais possíveis. Os desenvolvedores devem garantir que inversões de prioridade, impasses, contenção de recursos, condições de corrida e outros problemas relacionados ao tempo não possam ocorrer, independentemente das condições de operação do sistema. Apesar da análise detalhada e da verificação rigorosa, muitas equipes de projeto selecionarão um processador maior e mais poderoso do que o realmente necessário para fornecer uma margem de segurança contra circunstâncias imprevistas. Uma alternativa é atribuir cada tarefa ao seu próprio núcleo da CPU. Isso simplifica drasticamente muitos dos problemas de agendamento e tempo real relacionados ao gerenciamento de uma coleção de tarefas. Com a configurabilidade e eficiência dos núcleos RISC-V, é possível e prático selecionar e configurar um núcleo para uma tarefa específica, executar apenas aquela tarefa no núcleo e desligá-lo quando a tarefa não estiver ativa. Russell Klein (Mentor Graphics) e Colin Walls (Mentor, A Siemens Business) ilustram esse conceito usando um projeto de exemplo que tem tarefas de alta e baixa complexidade de computação, com e sem restrições rígidas em tempo real. Para abordar a questão de praticidade, potência, desempenho e métricas de área (PPA) para o sistema exemplar implementado em uma biblioteca ASIC de 14 nm são fornecidas.

Um guia para a extensão de criptografia RISC-V :Ben Marshall (University of Bristol) e Barry Spinney (Nvidia), fazem um tour pela extensão de criptografia RISC-V, explicando como ela atende a todas as classes de núcleo:de servidores profundamente integrados a grandes servidores. Eles irão explicar as novas instruções e como elas devem ser usadas, juntamente com os custos de implementação esperados e melhorias de desempenho do software.

CORE-V-VERIF, uma plataforma de verificação de nível industrial para núcleos RISC-V :CORE-V-VERIF fornece uma plataforma de verificação funcional de nível industrial comprovada com silício para a comunidade RISC-V. A plataforma foi usada para executar um ciclo de verificação completo do núcleo CV32E40P e atualmente está sendo usada para executar a verificação dos núcleos CV32A6 e CV64A6. O CORE-V-VERIF potencializa os componentes de verificação desenvolvidos pela comunidade RISC-V e serão mantidos e aprimorados continuamente para integrar as melhores práticas e tecnologias mais recentes para a verificação de futuros núcleos CORE-V. Esta sessão ministrada por Sven Byer (OneSpin Solutions), Steve Richmond (Silicon Labs) e Mike Thompson (OpenHW Group) inclui uma análise aprofundada da plataforma CORE-V-VERIF e um treinamento de início rápido para implantar a plataforma em Projetos de verificação RISC-V. A Silicon Labs, que está integrando núcleos CORE-V em chips IoT, compartilha sua visão de por que a verificação é crucial para levar o hardware de código aberto para a próxima etapa.

Para se inscrever no 2020 Virtual RISC-V Summit, de 8 a 10 de dezembro, e participar do programa de três dias repleto de palestras, apresentações técnicas, palestras técnicas, tutoriais e muito mais com foco no futuro de RISC-V e a grande indústria de semicondutores, verifique o site e registre-se aqui.