Retificador Controlado de Silício de Alta Tensão de Retenção com Recombinação de Portadores Embutida para Proteção ESD Robusta e Imune a Latch-up

Resumo

Um novo retificador controlado de silício de alta tensão de retenção (HHV-SCR) compatível com processo CMOS é apresentado, projetado para fornecer proteção superior contra descarga eletrostática (ESD). Ao integrar uma região de recombinação de lacunas (ou elétrons) (H-RR ou E-RR), o dispositivo não apenas recombina portadores minoritários na base do transistor PNP (ou NPN) parasita via uma camada N+ (ou P+) levemente dopada, mas também introduz uma camada de recombinação adicional que suprime portadores de avalanche superficiais. Esta abordagem de camada dupla eleva a tensão de retenção (V_h) para 8,1 V — mais de quatro vezes os 1,8 V típicos de SCRs de gatilho de baixa tensão — mantendo alta corrente de falha (I_t2 > 2,6 A) e aumento de figura de mérito (FOM) superior a 400%.

Introdução

A integração de semicondutores impulsionou redução contínua do tamanho de característica, amplificando o impacto da descarga eletrostática (ESD) na confiabilidade do dispositivo. Elementos de proteção ESD convencionais como diodos e MOSFETs de canal N com gate aterrado (ggNMOS) oferecem robustez, mas ocupam grande área de silício. Retificadores controlados de silício de gatilho de baixa tensão (LVTSCRs) emergiram como alternativa compacta, entregando alta capacidade de corrente por unidade de área e resposta rápida devido ao seu ggNMOS de baixa tensão de gatilho (V_t1) embutido. No entanto, o forte realimentação positiva inerente a LVTSCRs resulta em tensão de retenção (V_h) muito baixa de 1-2 V, que pode disparar latch-up e eventos de disparo transitório incorretos. Estratégias existentes para elevar V_h — como adição de regiões ESD N+, camadas LDD P+, ou técnicas de clamp de tensão de emissor — tipicamente requerem etapas extras de máscara e podem degradar desempenho ESD através de dissipação de potência adicionada ou V_h não ajustável.

Neste trabalho, propomos um novo SCR de alta tensão de retenção (HHV-SCR) que simultaneamente atinge alto V_h, alta corrente de falha (I_t2), e V_h ajustável sem máscaras extras ou etapas de processo. Testes de pulso de linha de transmissão (TLP) confirmam que V_h pode ser aumentado para mais de 8 V enquanto preserva I_t2 robusto e grande figura de mérito (FOM).

Método

Desempenho do dispositivo foi avaliado usando simulações TCAD Synopsys Medici. Empregamos modelos IMPACT.I, BGN, CONMOB, FLDMOB, SRH e SRFMOB para capturar ionização por impacto, estreitamento de banda, mobilidade de portadores e recombinação Shockley-Read-Hall. As estruturas H-RR e E-RR foram otimizadas para maximizar V_h e densidade de potência (P_M). HHV-SCRs fabricados e LVTSCRs de referência foram caracterizados com sistema TLP comercial.

Estrutura e Mecanismo

O corte transversal esquemático (Fig. 1a) e diagrama de layout (Fig. 1b) ilustram a inovação-chave: camadas N+ e P+ flutuantes formando H-RR e E-RR. No H-RR, um N+ levemente dopado (TN+) fica adjacente à região P+ do ânodo, enquanto um P+ adicional (TP+) é colocado próximo ao N+ flutuante. O E-RR espelha este arranjo no lado do cátodo. Durante evento ESD de alta tensão, a junção TN+/P-well/TP+ de baixa ruptura dispara primeiro, iniciando corrente de avalanche que ativa os transistores bipolares parasitas. O N+ flutuante (ou P+) no H-RR (ou E-RR) recombina rapidamente portadores minoritários injetados da borda do ânodo (ou cátodo), reduzindo o ganho de corrente (β) do transistor parasita e eliminando efeitos bipolares superficiais. Simultaneamente, a camada P+ (ou N+) adicional na região de recombinação captura portadores de avalanche superficiais, suprimindo ainda mais o caminho de corrente superficial. Este mecanismo de recombinação dupla eleva a tensão de retenção enquanto preserva alta capacidade de corrente.

a Corte transversal esquemático do HHV-SCR proposto. b Diagrama de layout do HHV-SCR proposto.

Resultados e Discussão

Resultados Simulados

Simulações TCAD do LVTSCR e HHV-SCR (Fig. 2) revelam que o V_h do HHV-SCR aumenta de 4,6 V para 8,1 V à medida que o espaçamento H-RR (d1) é reduzido de 0,6 µm para 0 µm para um comprimento de dispositivo fixo (d2 = 0,5 µm). Encurtar d1 aumenta a eficiência de recombinação do N+ flutuante no H-RR, resultando em β parasita menor e V_h maior. Estender d2 para 1 µm melhora ainda mais V_h aumentando o comprimento ativo do dispositivo. Adicionar uma camada P+ fortemente dopada dentro do H-RR (ou N+ dentro do E-RR) eleva V_h de 7,1 V (sem camada extra) para aproximadamente 9,5 V, como mostrado na Fig. 2c. Ajustar as larguras das camadas flutuantes (d5) permite que a tensão de gatilho (V_t1) seja ajustada de 12 V para 9,0 V sem afetar V_h (Fig. 2d), permitindo compatibilidade com famílias lógicas de 5 V.

Características I-V de snapback simuladas de LVTSCR convencional e HHV-SCR proposto para d1 e d2 variados (a, b). (c) Curvas I-V para diferentes d3 e d4 com d3 + d4 = 3,5 µm fixo. (d) Curvas I-V para várias configurações de V_t1.

a Curvas de distribuição de recombinação. (b) Distribuição de corrente para d3 = 3,5 µm, d4 = 0 µm. (c) Distribuição de corrente para d3 = 2,5 µm, d4 = 1 µm.

Resultados Experimentais

Todos os dispositivos foram fabricados com largura total (W) de 50 µm e layout de dedo único para comparação direta de parâmetros (ver Tabelas 1 e 2). Medidas TLP (Fig. 4) demonstram que a tensão de retenção do HHV-SCR sobe de 5,5 V para 8,0 V à medida que d1 é reduzido de 0,6 µm para 0 µm, superando os 1,8 V do LVTSCR. Aumentar d2 para 1 µm eleva ainda mais V_h (Fig. 5). A tensão de clamp (V_CL) permanece dentro de limites aceitáveis (HBM = 2 kV, I_TLP = 1,3 A) para dispositivos de 50 µm, embora estresse ESD mais forte possa desafiar a largura limitada do dispositivo. Estender largura do dedo para 300 µm (para d1 = 0,6 µm, d4 = 0,5 µm ou 0 µm) preserva V_CL enquanto entrega resistência dinâmica excepcionalmente baixa (R_dy ≈ 0,7 Ω), robustez ESD superior (It2 > 10 A), e alto V_h de 6,7 V. A influência do P+ adicional no H-RR é confirmada pela diferença de desempenho entre dispositivos com d4 = 0 µm e d4 = 0,5 µm.

Corrente de falha experimental por unidade de largura e características I-V TLP de LVTSCR convencional e HHV-SCRs propostos com (a) d2 = 0,5 µm e (b) d2 = 1 µm em W = 50 µm.

Característica TLP experimental de HHV-SCR com d4 = 0,0 µm e d4 = 1,0 µm em d1 = 0,6 µm, W = 300 µm.

Conclusão

O HHV-SCR, compatível com processos CMOS padrão, entrega tensão de retenção que excede 8 V — mais de 450% superior aos 1,8 V de LVTSCRs convencionais — enquanto sustenta alta corrente de falha e figura de mérito que melhora em mais de 400%. O V_h do dispositivo pode ser ajustado de 5,5 V a 8,1 V sem sacrificar área ou capacidade de corrente, e seu desempenho de densidade de potência supera o LVTSCR de base em mais de 200%. Estes resultados estabelecem o HHV-SCR como solução compacta, imune a latch-up e robusta para proteção ESD moderna.

Disponibilidade de Dados e Materiais

Todos os dados gerados ou analisados durante este estudo estão incluídos neste artigo publicado.