Modulador ΔΣ de Tempo Contínuo de 80 dB de Faixa Dinâmica, 100 MHz de Largura de Banda a Taxa de Clock de 2,4 GHz

Resumo

A largura de banda de um modulador ΔΣ é limitada pela taxa de clock devido ao requisito de razão de sobreamostragem. À medida que processos CMOS em nanoescala se desenvolvem rapidamente, é possível projetar moduladores ΔΣ de tempo contínuo de larga largura de banda e alta faixa dinâmica para aplicações de alta frequência. Este artigo propõe um modulador ΔΣ de tempo contínuo de 3ª ordem e 4 bits com topologia de realimentação feedforward de malha única. Este modulador é projetado em processo CMOS de 40 nm e alcança 80 dB de faixa dinâmica e largura de banda de 100 MHz a taxa de clock de 2,4 GHz. O modulador consome 69,7 mW de fonte de alimentação de 1,2 V.

Introdução

Impulsionado pelas demandas crescentes em aplicações de comunicação sem fio como padrões celulares, conversores analógico-digitais (ADCs) evoluem rapidamente para suportar maior largura de banda de sinal (BW) e faixa dinâmica (DR). O requisito de BW no padrão de comunicação Long-Term-Evolution Advanced (LTE-A) subiu para 100 MHz. ADCs de Nyquist, tipicamente ADCs pipeline, têm sido usados em estações base macro por sua alta BW. No entanto, buffers de entrada indispensáveis para acionar capacitores de entrada chaveados limitados por ruído térmico e filtro anti-aliasing causam consumo significativo de energia e complexidade de design. Além disso, o fato de ADCs pipeline confiarem em ganho inter-estágio preciso, que determina amplificador de resíduo de alto ganho e larga banda e tecnologia de calibração, leva a complexidade e dissipação de energia. ADCs ΔΣ são conhecidos por seu alto desempenho e eficiência energética empregando tecnologia de sobreamostragem e modelagem de ruído. No entanto, o requisito de razões de sobreamostragem (OSRs), que tipicamente é superior a 16, determina frequência de amostragem além de GHz. Recentemente, ADCs ΔΣ excedendo 50 MHz BW foram propostos usando processos CMOS em nanoescala, que permitem taxa de clock de multi-GHz. Anteriormente, ADCs ΔΣ de alta frequência geralmente adotam realizações de tempo contínuo (CT) em vez de realizações de tempo discreto (DT). O último é implementado por circuito de capacitor chaveado, e sua precisão depende de correspondência de capacitor, o que significa operação robusta sob variação de processo. Além disso, imunidade superior a jitter de clock é fornecida desde que as constantes de tempo dos capacitores e chaves são suficientemente pequenas. No entanto, como a operação de amostragem executa antes do modulador, filtro anti-aliasing é necessário. Por outro lado, devido ao requisito de estabilização para garantir estabilidade nos estágios, amplificadores operacionais em moduladores DT são implementados com largura de banda de ganho unitário (UGBW) mais ampla que moduladores CT. Em resumo, moduladores DT podem fornecer alta precisão mas banda de sinal estreita e são amplamente usados para implementar aplicações de medição como sensores inteligentes e imagem biomédica. Em contraste, houve esforço mais difundido para projetar moduladores CT para aplicações de alta frequência que moduladores DT com complexidade e consumo de energia comparáveis.

A meta de design exigente de maior BW em um dado processo determina um OSR menor devido à taxa de clock limitada por processo. Para alcançar DR suficiente, modelagem de ruído agressiva implementada por alta ordem de função de transferência de ruído, que é convencionalmente realizada por cascata de filtro de malha e geralmente igual ou maior que 3 em trabalhos anteriores, é necessária. No entanto, ordens aumentadas de filtro de malha causam consumo de energia, instabilidade e complexidade de design. Arquitetura de modelagem de ruído multi-estágio (MASH), implementada por moduladores ΔΣ locais de baixa ordem em cascata sem caminho de realimentação entre si, foi empregada para aliviar problemas de estabilidade mas com sensibilidade a descompasso. Além disso, modulador com quantizador multi-bits obtém DR condicionalmente alto com quantidade exponencialmente crescente de comparadores.

Este artigo descreve modulador CT em CMOS 40 nm que alcança 80 DR sobre 100 MHz BW com consumo de 69,7 mW usando processo CMOS 40 nm. Este artigo é organizado da seguinte forma. A seção "Método" descreve topologia do modulador e implementação de circuito. A seção "Resultados e Discussão" mostra resultados simulados, e a seção "Conclusão" fornece resumo deste trabalho.

Método

A Figura 1 ilustra o esquema geral do modulador ΔΣ CT de 3ª ordem proposto com estrutura single-ended para simplificação. A modelagem de ruído de 3ª ordem obtém grande compromisso entre DR e estabilidade da malha. O modulador proposto tem taxa de amostragem de 2,4 GHz com OSR 12. O OSR relativamente alto em moduladores ΔΣ excedeu 100 MHz BW garante alto DR. O modulador contém três integradores RC, quantizador de 4 bits e DAC de direcionamento de corrente de 4 bits. Os integradores são implementados por amplificadores feedforward inovadores de baixa dissipação de potência para alta eficiência energética. O DAC de realimentação tem duração de atraso extra de meio período de amostragem para relaxar requisito de metastabilidade do quantizador. Caminho de realimentação rápida implementado por somador passivo e acionado diretamente pelo quantizador realiza compensação de excesso de atraso de malha (ELD). Topologia feedforward é empregada para eficiência energética à custa de função de transferência de sinal fora de banda.

Design do Amplificador

Alto ganho de amplificador é requerido em moduladores ΔΣ para garantir função de transformação de ruído desejada. No entanto, tecnologias em nanoescala usadas para alcançar taxa de clock de multi-GHz sofrem de ganho intrínseco baixo. Portanto, amplificador de três estágios é adotado para implementar ganho DC suficiente, como mostrado na Fig. 2. Topologia feedforward e compensação Miller são combinadas para melhorar margem de fase sem redução de largura de banda de ganho unitário. Amplificadores feedforward têm sido uma solução popular para alcançar alto ganho com UGBW adequado e margem de fase (PM). O zero no semiplano esquerdo causado pelo caminho feedforward é suposto cancelar efetivamente o deslocamento de fase negativo dos polos. Requer alta transcondutância dos amplificadores no caminho feedforward e consome potência significativa. O esquema vantajoso de reutilização de corrente de polarização economiza potência enquanto limita valores de gm. gm insuficiente tipicamente causa zero além da UGBW e não pode fornecer margem de fase adequada. Um zero otimizado localizado abaixo da UGBW geral é fornecido adicionando capacitor de compensação Miller e resistor de anulação.

A Figura 3 mostra o esquema a nível de transistores do amplificador usado no primeiro integrador. Transistores M1-4 formam estágio de entrada do amplificador, enquanto transistores M9,10 e M13,14 formam segundo e terceiro estágios, respectivamente. Transistores M5-8 e M11,12 criam dois caminhos feedforward de alta velocidade entre entrada e saída enquanto compartilham correntes de polarização com amplificadores de segundo e terceiro estágios. A saída de modo comum (CM) do primeiro estágio é fixada localmente. A saída CM do segundo e terceiro estágios é fixada por caminho de realimentação de segundo estágio através de amplificador CMFB, M7,8 e M13,14. Figura 4a mostra resposta de malha aberta pós-layout simulada do amplificador do primeiro integrador com toda carga enquanto Fig. 4b mostra resposta de malha fechada. O primeiro integrador alcança 3,6 GHz de UGBW e 57,8° de PM com todo efeito de carga enquanto consome 10,5 mW de fonte de 1,2 V. O segundo e terceiro integradores adotam a mesma topologia mas com correntes de polarização escaladas, alcançando UGBW de 4,7 e 3,3 GHz e PM de 58,0 e 57,8° enquanto consomem 4,3 e 17,3 mW, respectivamente.

Quantizador e DAC

Como o esquema do quantizador e DAC mostrado na Fig. 5, cada um consiste em 16 células unitárias. O quantizador é realizado como ADC flash de 4 bits com codificador de 16 níveis gerado de escada resistiva de 17 toques. O quantizador, cuja duração de operação é demandada por ELD a menos de meio período de amostragem para garantir estabilidade da malha, é bloco chave como limitação de BW máxima.

Para implementar ADCs flash de alta velocidade, arquitetura de comparador de três estágios consistindo de estágio de pré-amplificador, estágio de comparador dinâmico e latch set-and-reset (SR) simétrico, ilustrado na Fig. 6, é empregado. O pré-amplificador para redução de offset referido à entrada é dois pares diferenciais com carga resistiva com chave de reset conectada através das saídas para permitir recuperação rápida. Diferente de comparadores dinâmicos convencionais, o par diferencial e inversores de acoplamento cruzado são divididos em duas partes para minimizar quantidade de transistores em cada caminho de corrente para fontes de baixa tensão. Quando clock muda para nível alto, comparadores dinâmicos começam a tomar decisão de comparação dependente de entrada. Então, as duas saídas de cada comparador dinâmico são ambas resetadas para 0 quando retorno do clock vai de alto para baixo, disparando regeneração e travamento do latch SR simétrico. Como apenas um transistor em cada ramo está ativo, a estrutura de latch SR simétrico leva forte capacidade de acionamento de carga. Permite tamanho de transistor pequeno com velocidade significativa de desligamento e baixo consumo de energia. Além disso, resulta em atrasos iguais de ambos os sinais de saída. Os latches D antes das unidades DAC são sensíveis a nível baixo com relação ao nível do sinal de clock, garantindo duração de meio ELD. O circuito a nível de transistores da unidade DAC de direcionamento de corrente é mostrado na Fig. 7.

Resultados e Discussão

O protótipo do modulador ΔΣ é construído em processo CMOS de 40 nm. Como resultados simulados pós-layout de SNR e SDNR vs. amplitude de entrada a 10,2 MHz mostrados na Fig. 8, DR de 80 dB é alcançado. Figuras 9 e 10 mostram espectros simulados com entrada de tom único de −3,52 dBF a 10,2 MHz e 97 MHz, respectivamente, já que 0 dBF corresponde a 2,4 Vpp escala total do modulador. O SNDR é 77,47 dB e 76,53 dB, respectivamente. Como quebra de consumo mostrada na Fig. 11, o modulador custa 69,7 mW de consumo de energia. O integrador, quantizador e DAC consomem respectivamente 32,1 mW, 25,4 mW e 6,2 mW. 6,0 mW de potência são consumidos por outras correntes incluindo buffers de clock, polarizações de corrente e referências de tensão. O modulador alcança FOM de Schreier de 171,6 dB baseado em DR. Tabela 1 compara este trabalho com vários trabalhos publicados anteriormente. O modulador proposto alcança larga BW com maior FOM.

Conclusão

Neste trabalho, propusemos modulador ΔΣ CT de 3ª ordem 4 bits com topologia feedforward de malha única. Este modulador é projetado em processo CMOS de 40 nm e alcança 80 dB DR sobre BW de 100 MHz a taxa de clock de 2,4 GHz. A construção de amplificador de baixa dissipação de potência leva a alta eficiência energética, e o modulador consome 69,7 mW de fonte de alimentação de 1,2 V e alcança FOM de Schreier de 171,6 dB.

Disponibilidade de Dados e Materiais

Todos os dados gerados ou analisados durante este estudo estão incluídos neste artigo publicado.

Abreviações

ADC:

Conversores analógico-digitais

BW:

Largura de banda

CT:

Tempo contínuo

DR:

Faixa dinâmica

DT:

Tempo discreto

ELD:

Excesso de atraso de malha

LTE-A:

Long-Term-Evolution Advanced

OSR:

Razões de sobreamostragem

PM:

Margem de fase

UGBW:

Largura de banda de ganho unitário