Ge nMOSFETs de Alta Mobilidade Usando Dielétrico de Porta ZrO₂

Resumo

Ge nMOSFETs de alta mobilidade com dielétrico de porta ZrO₂ são demonstrados e comparados contra transistores com diferentes propriedades interfaciais de tratamento de ozônio (O₃), pós-tratamento O₃ e sem tratamento O₃. Verifica-se que com tratamento O₃, os Ge nMOSFETs com dielétrico ZrO₂ tendo EOT de 0,83 nm obtêm mobilidade efetiva de elétrons de pico (μ_eff) de 682 cm²/Vs, que é maior que a mobilidade universal do Si na densidade de carga de inversão média (Q_inv). Por outro lado, o pós-tratamento O₃ com camada interfacial Al₂O₃ pode fornecer μ_eff dramaticamente aprimorado, alcançando cerca de 50% de melhoria de μ_eff comparado à mobilidade universal do Si em Q_inv médio de 5 × 10¹² cm⁻². Esses resultados indicam a utilização potencial de dielétrico ZrO₂ em Ge nMOSFETs de alto desempenho.

Fundamentação

GERMÂNIO (Ge) exibiu vantagens de maior mobilidade de portadores e temperatura de processamento mais baixa comparado com dispositivos Si. Isso faz do Ge uma alternativa para aplicações de dispositivos CMOS lógicos ultra-escalados e transistores de filme fino (TFTs) como camada superior em circuitos integrados tridimensionais. Nos últimos anos, grandes esforços têm sido focados em passivação de superfície, dielétrico de porta e engenharia de canal para transistores de efeito de campo metal-óxido-semicondutor (MOSFETs) de canal p de Ge, que contribuíram para melhoria significativa no desempenho elétrico para dispositivos de canal p.

Mas para Ge n-channel MOSFETs, baixa mobilidade efetiva de portadores (μ_eff) causada por camada interfacial pobre da pilha de porta limita fortemente o desempenho dos dispositivos. Várias técnicas de passivação de superfície incluindo passivação Si, pós-oxidação por plasma e passivação InAlP e vários dielétricos high-κ incluindo HfO₂, ZrO₂, Y₂O₃ e La₂O₃ têm sido explorados em Ge nMOSFETs para aumentar o μ_eff de elétrons. Foi demonstrado que dielétrico ZrO₂ integrado com canal Ge pode fornecer interface robusta devido a que uma camada interfacial GeO₂ pode reagir e intermisturar com a camada ZrO₂. Um μ_eff de lacunas decente foi relatado em transistores Ge de canal p, enquanto ainda há muito espaço para melhoria no μ_eff de elétrons para seus equivalentes.

Neste trabalho, Ge nMOSFETs com dielétrico de porta ZrO₂ são fabricados para alcançar μ_eff melhorado sobre Si em toda a faixa de densidade de carga de inversão (Q_inv). Transistores Ge obtêm 50% de melhoria no μ_eff de elétrons comparado à mobilidade universal do Si em Q_inv médio de 5,0 × 10¹² cm⁻².

Experimental

As etapas-chave do processo para fabricação de Ge nMOSFETs em wafers p-Ge(001) de 4 polegadas com resistividade de 0,136-0,182 Ω·cm são mostradas na Fig. 1a. As regiões de fonte/dreno (S/D) foram implantadas com íon fósforo a dose de 1 × 10¹⁵ cm⁻² e energia de 30 keV seguido por recozimento de ativação de dopante a 600 °C. Após limpeza pré-porta, wafers Ge foram carregados em câmara de deposição atômica para formação da(s) camada(s) dielétrica(s) de porta: Al₂O₃/oxidação O₃/ZrO₂, ZrO₂, ou oxidação O₃/ZrO₂ para wafers A, B ou C, respectivamente. Para wafer A, 0,9 nm Al₂O₃ foi usado para proteger a superfície do canal durante oxidação O₃. Oxidação O₃ foi realizada a 300 °C por 15 min para ambos wafers A e C. Para todos os wafers, a espessura de ZrO₂ foi ~ 3,3 nm. Subsequentemente, metal de porta TiN(100 nm) foi depositado via sputtering reativo físico, e litografia e gravação por íons reativos foram usadas para formar o eletrodo de porta. Após isso, uma camada de Ni de 25 nm foi depositada nas regiões S/D. Finalmente, recozimento pós-metalização (PMA) a 350 °C por 30 s foi realizado para formar germaneto de Ni e melhorar a qualidade da interface. Esquemático e imagens de microscópio do transistor fabricado são mostrados na Fig. 1b, c, respectivamente.

Figura 2a, b mostra imagens de microscópio eletrônico de transmissão de alta resolução (HRTEM) das pilhas de porta nos wafers A e B, respectivamente. A espessura unificada da camada interfacial (IL) Al₂O₃/GeO_x para wafer A é ~ 1,2 nm indicando 0,2-0,3 nm GeO_x. Para o dispositivo no wafer B, uma IL GeO_x ultrafina foi experimentalmente demonstrada.

Resultados e Discussão

A capacitância medida (C) e características de corrente de fuga (J) para capacitores Ge MOS nos wafers A, B e C são medidas e mostradas na Fig. 3a, b, respectivamente. A espessura equivalente de óxido (EOT) dos dispositivos nos wafers A, B e C é extraída como 1,79, 0,59 e 0,83 nm, respectivamente. Assumindo que a IL GeO_x fornece EOT extra de ~ 0,25 nm para wafers A e C comparando wafers B e C, o ZrO₂ de 3,3 nm contribui com EOT de ~ 0,6 nm com valor κ de ~ 21,8, que é consistente com valor previamente relatado de ZrO₂ amorfo. Esses resultados derivados também confirmam que a espessura em GeO_x IL no wafer B é insignificante.

A IL GeO_x/Al₂O₃ para wafer A e GeO_x IL para wafer C produzem EOT de ~ 1,2 e ~ 0,25 nm, respectivamente. O EOT dos dispositivos pode ser ainda reduzido diminuindo a espessura da IL ou melhorando a qualidade da interface, e aumentando a permissividade de ZrO₂ com alguma passivação de superfície, ex., tratamento plasma NH₃/H₂. Figura 3c compara características J versus EOT para Ge nMOSFETs neste trabalho contra valores para outros dispositivos Ge relatados. Também é observado que os resultados são consistentes com Ge MOS relatado com EOT ultra-fino seguindo as mesmas tendências, indicando a diferença de corrente de fuga mostrada na Fig. 3b deve ser principalmente atribuível à diferença de EOT.

Figura 4a mostra curvas medidas de corrente de dreno (I_D) e corrente de fonte (I_S) versus tensão de porta (V_G) de Ge nMOSFETs dos wafers A, B e C. Todos transistores têm comprimento de porta L_G de 4 µm e largura de porta W de 100 µm. O swing subthreshold pontual (SS), definido como dV_G/d(log I_D), como função de curvas I_D para transistores na Fig. 4a é calculado e mostrado na Fig. 4b. Esclarece-se que o transistor no wafer A exibe piso de vazamento I_D degradado e SS comparado aos dispositivos nos wafers B e C. Além do aumento de EOT em dispositivos no wafer A traria incremento de SS, esses fenômenos devem ser parcialmente atribuídos ao fato de que o dispositivo com camada inserida Al₂O₃ tem maior densidade de armadilhas de interface (D_it) dentro da banda proibida do canal Ge em comparação com wafers B e C.

Figura 4c mostra as características de saída medidas, ou seja, curvas I_D-V_D para vários valores de sobretensão de porta |V_G-V_TH| dos dispositivos demonstrando que o transistor Ge no wafer A alcança corrente de drive significativamente melhorada comparado aos dispositivos nos wafers B e C. Aqui, V_TH é definido como V_GS correspondente a I_D de 10⁻⁷ A/µm. Considerando condições idênticas para formação S/D, o I_DS aumentado para transistores no wafer A indica maior μ_eff. A camada Al₂O₃ não levou à degradação do desempenho D_it perto da banda de condução do canal Ge.

Figura 5a mostra a resistência total R_tot como função de L_G para Ge nMOSFETs com dielétrico ZrO₂ com L_G variando de 2 a 10 µm. Os valores de R_tot são extraídos em sobretensão de porta de 0,6 V e V_D de 0,05 V. A resistência S/D R_SD dos transistores é extraída como ~ 13,5 kΩ·µm, utilizando as linhas ajustadas intersectando no eixo y. A R_SD similar é consistente com processo idêntico de PMA e formação S/D. Os valores de resistência de canal R_CH dos dispositivos são obtidos pela inclinação das linhas ajustadas, ou seja, ΔR_tot/ΔL_G, que pode ser usado para calcular as características μ_eff de Ge nMOSFETs. Para avaliar a qualidade da interface, densidades de armadilhas de interface (D_it) foram extraídas pela seguinte equação segundo método de Hill:

D_it = (2G_m,max/ω) / {qA[(G_m,max/ωC_ox) + (1 - C_m/C_ox)²]}, onde q é carga eletrônica, A é área do capacitor, G_m,max é valor máximo de condutância medida, com sua capacitância correspondente C_m, ω é frequência angular, e C_ox é capacitância de óxido de porta. Os valores D_it são calculados como 3,7, 3,2 e 2,3 × 10¹² eV⁻¹cm⁻² para dispositivos nos wafers A, B e C, respectivamente.

Sabe-se que os valores calculados correspondem ao D_it de meio gap. O dispositivo com IL Al₂O₃ no wafer A tem D_it de meio gap maior comparado aos dispositivos nos wafers B e C. Isso é consistente com resultados nas Figs. 3a e 4a, e o maior D_it de meio gap dá origem a maior dispersão de capacitância de depleção no wafer A causando maior corrente de fuga de I_DS em comparação com os outros dois wafers. Note que o wafer A deve ter D_it menor perto da banda de condução devido ao seu maior μ_eff sobre wafers B e C.

É bem conhecido que μ_eff é o gargalo para alta corrente de drive e transcondutância em Ge nMOSFETs. Aqui, μ_eff pode ser calculado por μ_eff = 1/[WQ_inv(ΔR_tot/ΔL_G)], onde ΔR_tot/ΔL_G é a inclinação de R_tot versus L_G como mostrado na Fig. 5a. Q_inv pode ser obtido integrando as curvas medidas C_inv-V_G. Na Fig. 5b, comparamos μ_eff versus Q_inv dos Ge nMOSFETs nos wafers A, B e C com os relatados anteriormente. Os valores de pico μ_eff extraídos dos transistores nos wafers A e C são 795 e 682 cm²/V·s, respectivamente, e o de Ge nMOSFETs no wafer B é 433 cm²/V·s. Ge nMOSFETs com IL Al₂O₃ alcançam μ_eff significativamente melhorado em comparação com transistores no wafer B ou C, os dispositivos em referências anteriores em campo alto, e mobilidade universal do Si em toda faixa Q_inv. Em Q_inv de 5 × 10¹² cm⁻², 50% de aprimoramento de μ_eff é alcançado em dispositivos no wafer A comparado à mobilidade universal do Si. Isso demonstra que protegendo a superfície do canal para prevenir intermistura de ZrO₂ e GeO_x usando Al₂O₃, uma interface de alta qualidade entre isolador de porta e Ge é realizada para melhorar características de mobilidade, que também é relatado em estudos anteriores de Ge MOSFETs com EOT ultra-fino. μ_eff em transistores no wafer C é maior que o Si universal em Q_inv de 2,5 × 10¹² cm⁻², embora decaia rapidamente com aumento na faixa Q_inv. Isso indica que o processo de oxidação O₃ usado antes da deposição ZrO₂ melhoraria a qualidade interfacial até certo ponto; no entanto, não leva a superfície de canal plana suficiente para suprimir efetivamente espalhamento de rugosidade de superfície do portador em alto Q_inv devido à intermistura de ZrO₂ e GeO_x, já que é relatado que a geração de lacunas de oxigênio durante a intermistura aumentaria a rugosidade de ordem de curto alcance (SRO). Otimizar o processo de oxidação O₃ ou reduzir a espessura da IL Al₂O₃ pode fazer o transistor Ge alcançar EOT reduzido mantendo maior μ_eff em alto Q_inv.

Conclusões

Os impactos da estrutura e morfologia do dielétrico de porta nas características elétricas de Ge nMOSFET são investigados. Um dielétrico de porta Al₂O₃/ZrO₂ fornece μ_eff significativamente melhorado comparado à mobilidade universal do Si. μ_eff pode ser melhorado inserindo uma camada Al₂O₃ entre ZrO₂ e canal Ge, o que, no entanto, inevitavelmente leva a maior EOT. Ge nMOSFETs livres de Al₂O₃ com oxidação O₃ da superfície Ge antes da deposição ZrO₂ alcançam μ_eff de pico de 682 cm²/V·s que é maior que a do Si em Q_inv similar.