Design Avançado de PCB de Cartão de Senha PCIe de Alta Velocidade — Pesquisa e Inovação

Atualmente, o rápido desenvolvimento da tecnologia da Internet testemunha a aplicação massiva de e-mail, pagamento online e comunicação pessoal. Sob este cenário, segurança da informação tem sido um tema crítico de pesquisa ao redor do mundo. Tecnologia PKI (Infraestrutura de Chave Pública) fornece serviço de segurança usando teoria e tecnologia de chave pública. Tecnologia PCIE (Peripheral Component Interface Express) recebeu amplas aplicações em dispositivos de alta velocidade como padrão de barramento I/O de terceira geração aplicando transmissão de dados serial e tecnologia de interconexão ponto a ponto. No campo de design de sistema digital, frequência de clock relativamente alta leva a alguns problemas nas perspectivas de integridade de sinal, integridade de potência e crosstalk, e design de PCB tradicional falha em atender ao requisito de estabilidade do sistema.

Este artigo oferece um esquema de design de PCB em cartão de senha de alta velocidade baseado em PCIE de acordo com os benefícios da transmissão serial de alta velocidade PCIE.

Esquema de Design Geral

Chip FPGA EP4CGX50CF23C6N pertencente ao Cyclone IV GX projetado pela Altera é aplicado neste design, integrando módulo hardcore IP PCIE e implementando design de cartão de senha de transmissão de dados de alta velocidade de 4 canais. Quatro tipos de chips, chip 1, chip 2, chip 3 e chip 4, são capazes de implementar respectivamente algoritmos SM1, SM2/SM3, SM4 e SSF33 e implementar funcionalidades de inicialização de cartão de senha, administração de chave secreta, backup e recuperação e gerenciamento de autoridade. Cartões de senha são aplicados em PCs, conectados com placa-mãe em PCs através de slot PCIE e controlados por PCs. IP hardcore em FPGA é aplicado para implementar PCIE, levando à comunicação entre núcleo PCIE e cache SRAM e módulo de controle. Como centro de controle, NiosII implementa a função de software de cartão de senha. Enquanto isso, chip de senha adicional implementa a comunicação entre cada módulo de interface e cartão de senha. A estrutura de design de hardware do cartão de senha é ilustrada na Figura 1 abaixo.

Design de PCB de Alta Velocidade

Stackup e Layout

Design de stackup é o problema mais significativo que deve ser levado em conta e design de stackup razoável pode inibir radiação EMI (Interferência Eletromagnética), fazendo a tensão transiente no plano de potência ou camada de ground ser a menor possível e blindando o campo eletromagnético de sinal e potência. Geralmente, placa multicamada e múltiplas potências são aplicadas em design de circuito digital de alta velocidade. Design de empilhamento de PCB é implementado baseado em elementos abrangentes incluindo frequência de clock do circuito, custo de fabricação de PCB, densidade de pinos, período de fabricação e confiabilidade. Além disso, camadas de placa multicamada devem ser mantidas simétricas e o número de camadas deve ser um número par, já que design de empilhamento assimétrico causará empenamento de placas. O cartão de senha projetado neste artigo é conectado com PC através de slot PCIE e o tamanho e forma da placa de circuito é fixo com altura aproximadamente 67 mm e comprimento aproximadamente 174 mm, configurando pino de interface PCIE X4 na base. Como resultado da alta densidade de componentes e roteamento espesso, o número de camadas de PCB é escolhido como 6 camadas com distribuição de camada de sinal, camada de potência, camada de sinal, camada de potência, camada de ground, camada de sinal. Este design contendo 3 camadas de sinal, 1 camada de ground e 2 camadas de potência, fornecendo o ambiente requerido pela integridade de sinal.

Após a determinação do empilhamento de PCB, grupos de componentes e layout devem ser implementados. Primeiro, posição de componentes tem que ser programada de acordo com a dimensão e padrão do PCB, levando em consideração conexão de linha, particionamento funcional e acabamento e beleza entre componentes. Então, componentes têm que ser razoavelmente distribuídos de acordo com diferentes graus de tensão de componente para fazer fios de tensão o mais curtos possível, o que é capaz de reduzir a interferência de ruído de potência e aumentar estabilidade de potência. Colocação de chip deve prestar atenção à relação entre seu circuito auxiliar e seu chip e à colocação de oscilador de cristal atrás dos pinos de clock. Componentes de alto ruído devem ser evitados sendo colocados ao redor do oscilador de cristal e devem estar próximos a seus componentes de acionamento. Além disso, a colocação de cada pino de potência e sinal de chip tem que ser considerada com suas posições e direção ajustadas baseadas nas linhas conectadas. Como a razão de comprimento e largura do cartão de senha é mais de 2:1 com as posições de slot PCIE, furos de montagem e LED indicador fixos, layout de componentes para componentes fixos tem que ser considerado primeiro no layout de componentes. Além disso, como resultado do grande número de linhas de conexão entre componente e FPGA, o layout de componentes deve ser implementado com FPGA como centro antes das posições de outros componentes, de modo que o quarto superior e inferior do PCB possa ser efetivamente usado para deixar espaço suficiente entre componentes e componentes e furos de posicionamento.

Design de Potência

No design de placa de circuito de alta velocidade, design de sistema de potência está diretamente relacionado com o sucesso de todo o sistema. Ruído gerado por potência e ground deve ser reduzido ao mínimo para garantir a confiabilidade de produtos. A aplicação de esquema de distribuição de potência no método de camadas refere-se ao fato de que a potência é distribuída através do metal na camada inteira, diminuindo impedância de potência e ruído e aumentando confiabilidade. Como múltiplas potências são concernidas por PCB, design de multicamadas de potência deve ser aplicado, capaz de eliminar interferência de acoplamento de impedância pública como um loop de ruído. A aplicação de capacitância de desacoplamento é capaz de resolver o problema de integridade de potência, já que o capacitor pode ser colocado apenas na camada inferior ou superior do PCB, baseada na qual fios conectando capacitores de desacoplamento devem ser curtos e largos. De acordo com material do chip, a corrente passando através de linhas de potência pode ser calculada e largura de trilhas pode ser determinada. Quanto mais largas as trilhas, mais corrente elas podem carregar. A fórmula experimental é ilustrada como: W(largura da linha: mm) ≥ L(mm/A) x I(corrente: A)

Múltiplas potências no PCB obtêm um ou dois tipos de potência da placa de potência usando back board e a potência é então convertida em outra potência requerida por componentes. A conversão de potência é dividida em duas arquiteturas: arquitetura de potência centralizada e arquitetura de potência distribuída. A primeira refere-se a potência fornecida por uma potência independente e então convertida em todos os tipos de potências requeridas, enquanto a segunda refere-se a conversão de potência de múltiplos graus. Como arquitetura de potência centralizada apresenta desvantagens de alto custo e grande área de PCB, arquitetura de potência distribuída é aplicada neste design. Cartão criptográfico concerne 6 potências, incluindo 12 V, 3,3 V, 5 V, 2,5 V, 1,2 V e 1,8 V. Este design começa com a participação de potência de 3,3 V e 12 V no slot PCIE e então potência de 3,3 V é capaz de gerar potência de 5 V e 1,8 V através de chip de conversão de tensão, fornecendo potência para plug-in e chip 3. Em seguida, potência de 12 V é convertida em potência de 2,5 V para fornecer potência para FPGA e chip 4. Finalmente, potência de 2,5 V é convertida em potência de 1,2 V para fornecer potência para FPGA e chip 2. A arquitetura de potência distribuída do cartão criptográfico é mostrada na Figura 2 abaixo.

Design de Furo Passante (Through-hole)

No processo de design de layout para PCBs multicamadas com alta densidade, furos passantes devem ser aplicados, transmitindo sinal de uma camada para outra para fornecer comunicação elétrica entre camadas. Design de posição de furos passantes tem que ser implementado com muito cuidado. Furos passantes não devem ser colocados em pad e uma linha impressa pode ser aplicada para conexão, caso contrário levando a problemas como tombstone e solda insuficiente. Soldamask tem que ser revestida em pad de furo passante com distância definida como 4 mil e furos passantes não devem ser colocados no centro do pad para componentes de chip no lado de soldagem. A posição de thru-holes é ilustrada na Figura 3 abaixo.

Além disso, posição de thru-hole não deve ser muito próxima a goldfinger cujo lado de plug-in deve conter chanfro. Para fazer placas de circuito conectadas em slot PCIE, chanfro de (1~1,5)x45° pode ser projetado em duas bordas laterais da placa de plug-in.

Roteamento de Sinal de Alta Velocidade

No processo de roteamento, distribuição tem que ser ajustada razoavelmente para fazer linhas de conexão o mínimo possível, de modo que crosstalk possa ser reduzido. No processo de roteamento de sinal digital de alta velocidade, camada de sinal próxima a roteamento de multicamadas de potência deve ser mantida longe da superfície de referência de potência, a fim de evitar a geração de caminho de retorno por corrente de sinal.

Como frequência de sinal de clock de circuito de alta velocidade é relativamente alta, jitter, deriva e deformação influenciam grandemente o sistema, de modo que design de PCB de alta velocidade requer pequena interferência de onda de sinal. Portanto, o problema de distribuição e roteamento de clock deve ser primeiramente considerado. Roteamento tem que ser implementado em sinais de clock de alta velocidade e o roteamento de linhas principais de sinal de clock tem que ser o mais curto possível, reto e livre de thru-holes e parte de potência, a fim de prevenir crosstalk entre clock e potência. Quando múltiplos clocks com diferentes frequências são aplicados no mesmo PCB, duas linhas de clock com diferentes frequências não devem ser mantidas paralelas. No entanto, para múltiplos componentes usando sinais de clock com a mesma frequência, rede pode ser distribuída por tipo aranha, tipo árvore e tipo ramificação.

No cartão criptográfico de alta velocidade, FPGA obtém clock de 66,66 MHz através do oscilador de cristal no PCB. Após looping com locks intrínsecos dentro do FPGA, clock básico de 200 MHz é gerado como interface para chip 2 e chip 3 operarem clock. Então clock de 100 MHz é fornecido após circuito intrínseco de divisão de frequência como Nios II softcore e clock de trabalho de circuito de hardware dentro do FPGA. A frequência dividida de 16 MHz é o clock de trabalho para chip 2 e chip 3 enquanto a frequência dividida de 20 MHz é o clock de trabalho para chip 1 e chip 4. Distribuição de clock é exibida na Figura 4 abaixo.

Transmissão de sinal de alta velocidade entre slot PCIE e PC é implementada por cartão criptográfico de alta velocidade no modo de roteamento de par diferencial para evitar problemas concernentes à integridade de sinal. Geralmente falando, fios de ground não são colocados entre sinais de par diferencial, caso contrário, efeito de acoplamento entre sinais de par diferencial será destruído. Após o roteamento de sinais de par diferencial, cobre é colocado ao redor de sinais de alta velocidade de PCB com espaço livre totalmente preenchido com fios de ground para aumentar capacidade de EMI do circuito. A chave do roteamento de PCB é manter a simetria de pares diferenciais. Se o comprimento de pares diferenciais não for compatível, a precisão de leitura e escrita de dados será afetada com a taxa de transmissão de dados diminuída. Para garantir a validade do sistema de leitura de dados dentro do mesmo período, a diferença de atraso entre sinais diferenciais tem que ser mantida dentro de uma categoria permitida e o comprimento de roteamento deve ser estritamente o mesmo. Portanto, roteamento em forma de serpente pode ser aplicado para resolver este problema ajustando atraso de tempo. Neste design, comunicação é implementada por PC através de PCIE e cartão criptográfico e a transmissão e recepção de sinais de alta velocidade são implementadas por sinais de par diferencial com o comprimento de roteamento de PCB controlado dentro de 25 mil. O diagrama de correspondência de comprimento de roteamento em forma de serpente é ilustrado na Figura 5.

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