Teste de confiabilidade de nível de wafer conectado por software

Uma medida chave que impulsiona o desempenho em circuitos integrados de semicondutores (CIs) é a confiabilidade. À medida que os CIs continuam a se tornar menores e a complexidade dos chips aumenta, os fabricantes precisam garantir que possam continuar a fornecer o mesmo nível de confiabilidade a seus clientes para aplicativos finais de missão crítica.

Embora os testes de confiabilidade em nível de wafer sejam usados ​​há muito tempo para fornecer insights sobre variabilidade em processos e degradação, essas demandas crescentes de novas tendências de tecnologia e complexidade de chip levam os engenheiros a procurar métodos para aumentar os dados de teste de confiabilidade e diminuir o custo. As abordagens atuais fazem compensações entre a contagem de canais e a flexibilidade, mas uma abordagem paralela por pino é necessária para abordar ambos.

Visão geral do teste de confiabilidade de nível de wafer (WLR)

Ao longo da vida útil de um CI, há dois momentos claros em que se espera um aumento da taxa de falhas:no início, com defeitos durante o processo de fabricação e no final, quando o CI começa a se desgastar. Otimizações no processo de produção aumentam o rendimento, mas não ajudam a entender o que faz com que os produtos se desgastem antes do esperado. O teste de confiabilidade fornece informações sobre quais processos ou mecanismos podem causar falha prematura do IC e estima a vida útil de um IC.

O método típico usado em testes de confiabilidade envolve a operação do dispositivo em seus limites utilizáveis ​​(geralmente em torno de temperatura e tensão) para forçá-lo a se desgastar e modelar sua vida útil em relação a mecanismos de falha conhecidos. Esses testes são feitos em estruturas embutidas no wafer para coletar dados e garantir que isso possa ser feito mais cedo no processo de fabricação.

Configuração do teste

A mecânica de falha normalmente testada está em conformidade com os padrões do Joint Electron Device Engineering Council (JEDEC) para tensões WLR comuns. Eles incluem ruptura dielétrica dependente do tempo (TDDB), degradação induzida por portador quente (HCI) e instabilidades de temperatura de polarização (BTI/NTBI). A configuração de fiação para testar esses mecanismos em transistores em uma pastilha inclui quatro unidades de medida de fonte (SMUs), cada uma vinculada ao .