Teste de Confiabilidade em Nível de Wafer Habilitado por Software para Semicondutores de Próxima Geração

Uma medida chave impulsionando desempenho em circuitos integrados (CIs) de semicondutores é confiabilidade. À medida que CIs continuam a se tornar menores e a complexidade do chip aumenta, fabricantes precisam garantir que podem continuar a fornecer o mesmo nível de confiabilidade a seus clientes para aplicações finais de missão crítica.

Enquanto testes de confiabilidade em nível de wafer têm sido usados por muito tempo para fornecer insights sobre variabilidade em processos e degradação, estas demandas aumentadas de novas tendências tecnológicas e complexidade de chips levam engenheiros a buscar métodos para aumentar dados de teste de confiabilidade enquanto diminuem custo. Abordagens atuais fazem tradeoffs entre contagem de canais e flexibilidade, mas uma abordagem paralela por pino é necessária para abordar ambos.

Visão Geral do Teste de Confiabilidade em Nível de Wafer (WLR)

Ao longo da vida útil de um CI, existem dois momentos claros quando uma taxa de falha aumentada é esperada: no início com defeitos durante o processo de fabricação e no final quando o CI começa a se desgastar. Otimizações no processo de produção aumentam o rendimento, mas não ajudam a entender o que causa produtos a se desgastarem antes do esperado. Testes de confiabilidade dão insight sobre quais processos ou mecanismos poderiam causar falha prematura de CI e estimam a vida útil de um CI.

O método típico usado em testes de confiabilidade envolve operar o dispositivo em seus limites utilizáveis (frequentemente em torno de temperatura e tensão) para forçá-lo a se desgastar e modelar sua vida útil contra mecanismos de falha conhecidos. Estes testes são feitos em estruturas embutidas no wafer para reunir dados e garantir que pode ser feito mais cedo no processo de fabricação.

Configuração de Teste

As mecânicas de falha geralmente testadas cumprem padrões do Joint Electron Device Engineering Council (JEDEC) para estresses comuns de WLR. Elas incluem quebra dielétrica dependente do tempo (TDDB), degradação induzida por portadores quentes (HCI), e instabilidades de polarização de temperatura (BTI/NTBI). A configuração de fiação para testar estas mecânicas em transistores em um wafer inclui quatro unidades de medida de fonte (SMUs), cada uma ligada à .