Crescimento de Nanofios de Silício Amorfo Catalisado por Cu em SiO₂ por Recozimento: Um Método Simples e Livre de Contaminação

Resumo

Demonstramos síntese direta, livre de catalisador, de nanofios de silício amorfo (α-SiNWs) diretamente em substratos SiO₂/Si(100) de 300 nm. Padrões de Cu em escala micrométrica, depositados por sputtering e padronizados por fotolitografia, atuam como catalisadores sólido-líquido-sólido (SLS) durante recozimento a 1080 °C por 30 min em atmosfera Ar/H₂. Padrões de Cu formam siliceto de Cu ao reagir com SiO₂, criando canal de difusão que fornece átomos de Si para crescimento de nanofios. Comprimento do fio escala linearmente com tempo de recozimento (até 24 µm após 30 min), enquanto diâmetro diminui de 81 nm para 57 nm, resultando em resistividade de 2,15×10³ Ω·cm à temperatura ambiente. Este processo de baixa temperatura, livre de gases tóxicos, oferece controle preciso sobre densidade, posição e dimensões de nanofios, pavimentando caminho para integração de dispositivos compatíveis com CMOS.

Introdução

Nanofios de silício (SiNWs) são fundamentais em eletrônica, fotovoltaica, fotônica, baterias e tecnologias de sensoriamento. Métodos top-down tradicionais — gravação iônica reativa, gravação eletrolítica catalisada por metal, e padronização MEMS — fornecem excelente controle de sítio mas envolvem litografia cara ou passos complexos. Deposição química de vapor (CVD) bottom-up com catalisadores Au ou outros metais entrega SiNWs de alta qualidade, ultra-finos mas introduz contaminação incompatível com processamento CMOS. Abordagens recentes livres de catalisador, como crescimento assistido por óxido ou ablação a laser, carecem de compatibilidade de integração ou requerem materiais perigosos. Cobre, amplamente usado em CIs por suas propriedades térmicas e elétricas, apresenta catalisador atraente compatível com CMOS que pode ser integrado sem introduzir impurezas de nível profundo. Neste estudo, exploramos crescimento SLS mediado por Cu em SiO₂ para sintetizar α-SiNWs, evitando precursores tóxicos e mantendo limpeza de grau de dispositivo.

Métodos

Fabricação do Chip

SiO₂ de 300 nm crescido termicamente em wafers Si(100) tipo-n (Fig. 1a). Filme de Cu de 400 nm depositado por sputtering e padronizado em arrays de escala micrométrica de 1,9 µm diâmetro, 400 nm espessura por fotolitografia padrão e gravação com persulfato de amônio (Fig. 1b). Chips dicados, limpos sequencialmente em etanol, acetona e água deionizada, então secos com N₂.

Crescimento de α-SiNW

Após carregar chips em barco de quartzo, forno purgado com 1000 sccm Ar por 10 min. Cinco estágios de temperatura aplicados (Fig. 2): (I) rampa a 400 °C em 1 h (apenas Ar); (II) rampa a 1080 °C em 2 h (100 sccm Ar + 20 sccm H₂); (III) manutenção 30 min a 1080 °C (1000 sccm Ar + 40 sccm H₂); (IV) resfriamento rápido (10 min, 500 sccm Ar + 20 sccm H₂); (V) resfriamento lento a RT (100 sccm Ar + 20 sccm H₂). Padrões de Cu formam gotas e formam siliceto de Cu, fornecendo canal de difusão para átomos de Si que precipitam em α-SiNWs nos sítios do padrão.

Caracterização

MEV (Hitachi S-4800) e MET-HR (JEM-2100F, 200 kV) com EDS avaliaram morfologia e composição. Amostras MET montadas em grids de Mo; raízes escavadas por FIB protegidas com fina camada de Au. Medidas de resistividade dois terminais empregaram estação de sonda Cascade HP 4156 em dispositivos soldados com Pt fabricados via FIB.

Resultados e Discussão

Imagens MEV antes e após recozimento (Fig. 3) revelam diferenças drásticas: filme contínuo de Cu (amostra I) forma bolas aleatórias de Cu (~4,4 µm) após recozimento, enquanto array de padrão de Cu (amostra II) rende α-SiNWs únicos (~57 nm diâmetro, 20 µm comprimento) por padrão, refletindo diretamente passo do padrão (10 µm). Isso confirma que padrões de Cu em escala micrométrica são essenciais para nucleação controlada e densidade de nanofios.

MET-HR (Fig. 4) confirma fios totalmente amorfos; SAED mostra padrão de anel difuso, enquanto EDS revela razão Si:O ~4, indicando oxidação mínima. Fios cresceram em atmosfera Ar/H₂, então qualquer oxidação superficial devida a exposição ao ar pós-crescimento.

MEV transversal (Fig. 5) mostra fios originam na interface Si/SiO₂, com lacuna de Si pronunciada indicando que difusão de Si do substrato, não Cu, fornece material de crescimento. Nenhuma partícula metálica observada na ponta do fio, suportando mecanismo SLS onde siliceto de Cu dissolve Si e re-precipita como fio.

Caminho de crescimento ilustrado na Fig. 6: formação de gotas de Cu, formação de siliceto, difusão de Si, precipitação em α-SiNWs. Difusão rápida de Cu em Si a alta temperatura explica ausência de Cu no fio final.

Mapeamento (Fig. 7) confirma ausência de Cu na ponta ou raiz do fio, suportando mecanismo de crescimento impulsionado por difusão.

Estudos de tempo de recozimento (Fig. 8) mostram diâmetros uniformes mas leve afinamento: diâmetros de raiz (~49 nm) menores que pontas (~76 nm), implicando encolhimento de diâmetro durante crescimento. Diâmetro médio diminui de 81 nm para 57 nm conforme tempo de recozimento estende a 30 min.

Comprimento versus tempo de recozimento (Fig. 9) rende taxa de crescimento ~1,1 µm min⁻¹, comparável a SiNWs crescidos por VLS. Deposição rápida impede ordenação cristalina, resultando em fios amorfos. Redução de diâmetro com tempo reflete volume decrescente de siliceto de Cu conforme Cu difunde mais profundamente em Si.

Medidas elétricas (Fig. 10) revelam comportamento I-V quase ôhmico. Resistividade medida (2,15×10³ Ω·cm) é ordem de magnitude maior que fios de Si monocristalino dopados, consistente com estrutura amorfa e condução dependente de tamanho.

Conclusões

Estabelecemos rota simples e escalável para crescer α-SiNWs catalisados por Cu em SiO₂ por recozimento em atmosfera Ar/H₂, evitando precursores tóxicos e minimizando contaminação metálica. Padronização de Cu dita densidade e localização de fios; tempo de recozimento ajusta diâmetro (57–81 nm) e comprimento (até 24 µm). Fios exibem resistividade à temperatura ambiente de 2,15×10³ Ω·cm, confirmando seu potencial para futuros nanodispositivos compatíveis com CMOS.