Detector de Carregamento Induzido por Plasma Aprimorado para Monitoramento Abrangente de Processos CMOS BEOL

Resumo

Este trabalho propôs um detector de carregamento induzido por plasma (PID) modificado para ampliar a faixa de detecção, para monitorar o possível dano de plasma através de um wafer durante processos CMOS BEOL avançados. Novos designs de antena para padrões de dano induzido por plasma com capacitores estendidos são investigados. Ao adaptar os novos detectores PID, os níveis máximos de carregamento dos detectores foram aprimorados.

Introdução

Nos últimos anos, a evolução da tecnologia de processo semicondutor continua a reduzir a dimensão crítica em circuitos integrados de grande escala. Processos lógicos FinFET avançados tornaram-se mais complexos para realizar transistores mais densamente empacotados em chips Si multifuncionais e mais poderosos. Etapas de gravação por íons reativos aprimoradas por plasma tornam-se inevitáveis em processos nanoescala avançados para alcançar estruturas de alto aspecto que são essenciais para circuitos de alta densidade de empacotamento. Para nós de tecnologia CMOS além de 45 nm, os gates de transistores mudaram do gate de poli-silício convencional com dióxido de silício para pilhas de gate metal high-k. Esta mudança torna os dispositivos mais suscetíveis a danos induzidos por plasma e pode levar a danos latentes imprevistos nas camadas dielétricas high-k. Em processos de manufatura de última geração de FinFETs, numerosas etapas de plasma RF como gravação, deposição e processos de limpeza são inevitáveis, que criam frequências mais altas de eventos de carregamento induzido por plasma. Tanto carregamento positivo quanto negativo em estruturas metálicas podem ocorrer. Como estas cargas fluem através de caminhos condutivos feitos de linhas metálicas pré-existentes, vias e contatos, a descarga indesejável através de partes vulneráveis dos circuitos, particularmente através do dielétrico do gate do transistor pode levar a preocupações significativas de confiabilidade. Por exemplo, na etapa de gravação a seco, íons incidentes espalhados e materiais sputterizados na superfície de reação causam mais defeitos nos fins bulk. Para evitar o evento de carregamento por plasma levando a dano irreversível aos circuitos, regras de design que limitam o tamanho de estruturas metálicas são dadas. Outro exemplo de aliviar PID inclui usar diodos de proteção, que poderiam desviar a corrente de carregamento de plasma longe de circuitos sensíveis. A introdução de Geração de Vapor In-Situ (ISSG) de óxido de gate reportou melhorar sua tolerância para dano de plasma. Além disso, aparar a câmara e modificar processo de deposição PECVD-Ti também foram encontrados para aliviar dano induzido por plasma. A maioria destes métodos no entanto resulta em limitações indesejáveis na flexibilidade de design de circuito ou tradeoffs de processamento.

Convencionalmente, padrões de teste on-wafer têm sido usados para monitorar níveis de dano induzido por plasma (PID). O parâmetro mais comum e amplamente usado para monitorar PID on-wafer são as características de tempo-para-quebra (TDDB) dos gates de transistores com grandes estruturas de antena. O dano latente em dielétricos de gate pode ser revelado medindo a degradação da camada dielétrica do gate sob testes de tensão de voltagem ou corrente. Portanto, estes padrões não são capazes de fornecer feedback em tempo real nos processos de plasma. Em nossos trabalhos anteriores, um detector de efeito de carregamento induzido por plasma on-wafer é demonstrado em tecnologias FinFET avançadas. O detector PID usa estrutura de acoplamento capacitivo para induzir uma resposta no gate flutuante. Portanto, não há dano à camada dielétrica do gate como faz em um detector PID convencional. Nestes novos detectores, mede-se o deslocamento de curvas I-V para descobrir tanto a intensidade, duração quanto polaridade de cargas no gate de antena. Foi encontrado que estes detectores podem estar sujeitos a efeito de saturação conforme a intensidade de plasma em certos locais de gravação excede níveis críticos. Para estender a faixa dinâmica do detector PID, novos designs de gate de antena foram investigados neste trabalho, onde alargamento das faixas de detecção é demonstrado com sucesso.

Métodos

O esquemático 3D do detector de dano induzido por plasma (PID) com um capacitor parasita conectado ao nó de antena é mostrado na Fig. 1a. Diferindo da estrutura de monitoramento PID, este detector utiliza um slot de contato longo para acoplar a tensão da antena no gate flutuante. A fotografia TEM de seção transversal é mostrada na Fig. 1b. Como mostrado na figura, slots de contato que coletam cargas são capacitivamente acoplados ao gate flutuante.

A Figura 2 compara as distribuições de tensão de limiar registradas destes detectores através de um wafer de 12 polegadas. O deslocamento negativo de tensão de limiar indica que cargas negativas foram coletadas na antena, atraindo cargas positivas para o gate flutuante, resultando em deslocamentos negativos de tensão de limiar. É encontrado que conforme a área da antena aumenta, a capacitância total crescente leva à redução das tensões de antena globais, portanto, menor o deslocamento em V_t.

Aqui, na Fig. 3a, o fluxograma explicando os princípios básicos de operação do detector PID é delineado. Como as cargas de plasma (Q_Ant) são coletadas na antena, o potencial do gate de antena, V_Ant, varia. V_Ant é então acoplado ao gate flutuante (FG), promovendo o tunelamento de elétrons tanto para dentro quanto para fora de FG. Após processos de plasma, V_t destes detectores podem se tornar mais negativos ou mais positivos baseados na polaridade de Q_Ant. V_t pode ser calculado pelo modelo de corrente de tunelamento FN com os parâmetros listados na Fig. 3b.

A Figura 4 ilustra todas as capacitâncias possíveis no detector PID baseado em FG. Da Fig. 5, é encontrado que conforme a área da antena aumenta, ΔV_t tende a saturar. Conforme V_Ant atinge níveis máximos, Q_Ant começa a vazar quando o nível de tensão é muito alto. Para evitar o nível de fluxo de plasma excedendo a limitação do detector, a capacitância da antena é deliberadamente aumentada adicionando capacitores de carga que poderiam reduzir a proporção de capacitância da antena na capacitância total.

A Figura 6a mostra a estrutura 2D do detector PID in-situ previamente reportado, e três estruturas de realização de capacitores adicionais são apresentadas. Eles são capacitores MOM, que usam a maior área de sobreposição de camadas metálicas para aumentar a capacitância total na Fig. 6b, capacitores STI, que aumentam a capacitância ajustando o comprimento do gate metálico na Fig. 6c, e capacitores de parede lateral, que usam a área de sobreposição de gate metálico e contato para formar capacitor adicional na Fig. 6d.

Resultados Experimentais e Discussão

A Figura 7 compara a capacitância total versus razões de antena quando diferentes tipos de capacitores de carga são adicionados. A capacitância total é dominada pela capacitância da antena quando a razão de antena é maior que 1 K.

Quando a capacitância de carga adicionada se torna comparável à capacitância da antena, a capacitância total poderia então ser afetada pelos capacitores de carga. Como a quantidade máxima de cargas coletadas pela antena é fixa; ao aumentar a capacitância total, ΔV é esperado diminuir, de acordo com ΔQ = CΔV. Assim, a sensibilidade da faixa de detecção poderia ser suprimida, prevenindo efeito de saturação quando nível de carregamento de plasma excede seus limites originais. Características de corrente de dreno para dispositivos de AR = 10 com diferentes capacitores STI são comparadas na Fig. 8. Quando um capacitor de carga maior é adicionado, a porcentagem de capacitância da antena na capacitância total é reduzida. Sob o mesmo fluxo de carregamento de plasma, as cargas totais de plasma após um período é proporcional à área da antena. Portanto, quando a capacitância total aumenta, V_Ant é esperado ser reduzido, permitindo a detecção de níveis altos de fluxo de plasma. Como mostrado na Fig. 8, deslocamentos menores são encontrados nas curvas I-V para as amostras com capacitores de carga adicionais.

Gráficos de caixa das tensões de limiar medidas de amostras com AR = 1 K e diferentes tamanhos de capacitores MOM, STI e de parede lateral são comparados na Fig. 9. Quando a capacitância de carga é aumentada, menor deslocamento de tensão de limiar é observado em média. No desenho experimental, C_L por estrutura STI é muito pequena para mostrar impacto do nível de carregamento. Comparação na Fig. 10 sugeriu que três maneiras de adicionar capacitores de carga podem também efetivamente reduzir a resposta média ao carregamento de plasma. O capacitor de carga adicional pode expandir com sucesso a faixa de detecção do detector PID, enquanto a sensibilidade dos detectores é reduzida. Para alcançar detecção de faixa ampla de nível de carregamento de plasma, uma série de detectores PID com diferentes níveis de C_L pode ser desenhada em um array 1-D para detectar níveis de carregamento de plasma em ambas as extremidades alta e baixa.

Conclusões

Este estudo investiga um novo design de gate de antena para estender a faixa de detecção de níveis de carregamento induzido por plasma nos detectores de monitoramento PID. Ao adicionar um capacitor de carga, alta tensão de gate de antena sujeita a vazamento de carga pode ser prevenida, permitindo um nível mais alto de carregamento ser registrado nos detectores PID. Este design novo efetivamente alarga a faixa de detecção de níveis de carregamento de plasma em processos CMOS BEOL avançados.