Impacto dos Parâmetros de Gravação na Fabricação de Canal FinFET Ge/Si e Desempenho do Dispositivo

Resumo

Durante formação de estruturas de aleta de Ge em substrato silicon-on-insulator (SOI), descobrimos que processo de gravação a seco deve ser cuidadosamente controlado. Caso contrário, pode levar a super-gravação de Ge ou formação de perfil indesejável de aleta de Ge. Se processo de gravação não é bem controlado, estrutura superior Ge/SOI é gravada, e apenas camada de aleta de Si permanece. Neste caso, dispositivo exibe características anormais. Processo de gravação emerge como etapa crítica em escalonamento e empacotamento de dispositivos e afeta tentativas de aumentar densidade de empacotamento e melhorar desempenho do dispositivo. Portanto, sugere-se que otimização da operação do reator de plasma seja realizada através de simulações, a fim de não apenas ajustar parâmetros de processo usados mas também modificar hardware empregado. Vamos desenvolver dispositivos junction-less de Ge empregando parâmetros de fabricação atualizados. Além disso, queremos eliminar discordâncias de descompasso na interface ou reduzir discordâncias de threading aplicando processo de recozimento térmico cíclico para atingir objetivo de obter estrutura suspensa de camadas epitaxiais de Ge com alta qualidade.

Introdução

Uma forma de aumentar velocidade de resposta de dispositivos semicondutores e reduzir seu consumo de energia é usar semicondutor com alta mobilidade de portadores. Exemplos de tais materiais incluem Ge bem como suas ligas e compostos. No entanto, quando estrutura é formada empilhando camada de material semicondutor sobre substrato de semicondutor diferente, problemas podem surgir. Por exemplo, diferença nos tamanhos de rede do substrato semicondutor e camada sobreposta de material semicondutor diferente pode causar discordâncias, que podem ter efeito adverso no desempenho do dispositivo. Convencionalmente, para fabricar dispositivos semicondutores baseados em Ge que incluem substrato Si, camada buffer mais espessa ou camada sacrificial (ex.: camada buffer Si/Ge) é formada no substrato de silício. Subsequentemente, camada epitaxial de Ge é crescida na camada buffer Si/Ge. Em seguida, processos de gravação anisotrópica e isotrópica são realizados sequencialmente para remover parte da camada buffer e reter camada epitaxial de Ge. Dispositivos VLSI devem mostrar alta corrente de drive, baixa corrente de fuga off-state e baixa tensão de alimentação, para garantir alto desempenho, incluindo baixo consumo de energia standby e dissipação de potência dinâmica reduzida. Atualmente, mobilidade aumentada por tensão, high-k/metal gate, e arquitetura de dispositivo tridimensional (3D) no nó 22 nm [1] são algumas tecnologias usadas para escalonamento contínuo de dispositivos CMOS complementares com canal Si. Além de características como alta mobilidade, novas arquiteturas de dispositivo como gate-all-around (GAA) [2] e transistores de efeito de campo de corpo ultra-fino (FETs) [3] são necessárias para melhorar controle eletrostático em nós sub-10 nm. Ge-based GAA pFETs [4] e nFETs [5] com operação modo-inversão (INV) foram demonstrados. No entanto, formação de junção em dispositivos INV de Ge é questão crítica devido à baixa solubilidade de dopante, difusão rápida de dopante e baixo orçamento térmico. Para resolver estas questões, dispositivos junction-less (JL) [6] que usam canal fortemente dopado com mesmo tipo de portador que regiões source/drain (S/D) foram sugeridos como alternativas. Contudo, escalonamento rápido de transistores requer desenvolvimento de dispositivos novos e mais eficazes que acompanhem transistores modernos. Nos últimos anos, JL-FETs foram encontrados promissores como transistores de próxima geração. JL-FET é basicamente resistor no qual densidade de portadores móveis pode ser controlada pelo gate. No estado ON, grande corrente de corpo existe, devido à concentração de dopagem relativamente alta na região do canal; corrente de acumulação superficial é adicionada a esta corrente. Nível de dopagem no JL-FET precisa ser alto para alcançar drive de corrente adequado, enquanto seção transversal do dispositivo precisa ser pequena o suficiente para que dispositivo possa ser desligado. No entanto, no caso de JL-FETs altamente dopados, portadores sofrem espalhamento por impurezas significativo, devido ao qual corrente de drive é significativamente degradada [7]. Além disso, JL-FETs têm vantagens de serem simples de fabricar e têm alta mobilidade de carga e baixa capacitância de gate, em contraste com dispositivos INV [8-12]. Recentemente, JL-FETs pMOSFETs de Ge double-gate [13] e body-tied tri-gate [14] foram demonstrados em substratos germanium-on-insulator e Si bulk, respectivamente.

À medida que dispositivos microeletrônicos continuam encolhendo e requisitos de processo tornam-se cada vez mais rigorosos, modelagem e simulação de plasma torna-se cada vez mais atraente como ferramenta para design, controle e otimização de reatores de plasma [15]. Várias técnicas são usadas para simular comportamento de processos de plasma baseados na disparidade em escalas de comprimento e tempo. Uma das técnicas de simulação, dinâmica de fluidos computacional (CFD), é amplamente usada para prever campos de fluxo para features de design de engenharia e extrapolar limitações experimentais. Sua modelagem tem sido aplicada para investigar fenômenos de mistura de fluxo [16], mas raro estudo em processo de gravação. Portanto, este estudo propôs caracterizar em detalhe campo de fluxo térmico de reatores de plasma para processo de gravação, e então deduzir parâmetros numéricos benéficos a experimentos.

Neste trabalho, gravação foi realizada para formar camadas epitaxiais de Ge suspensas sobre Si bem como outros semicondutores de liga para integração de dispositivos. Resultados simulados serão validados por experimentos; portanto, condições iniciais e de contorno bem como parâmetros em modelo numérico serão modificados para aumentar confiabilidade dos dados. Antecipamos que parâmetros ótimos podem ser obtidos por experimentos e simulações para melhorar técnicas de gravação, e cumprir desenvolvimento deste transistor realizando maior qualidade de processo de fabricação bem como menor custo de produção.

Métodos/Experimental

Substratos iniciais foram wafers SOI com camada superior de silício de 70 nm (tipo-p, 9-18 Ω cm). Wafers foram limpos usando processos padrão RCA clean 1 (SC-1) e RCA clean 2 (SC-2), para remover orgânicos, metais indesejados e partículas presentes. Isto foi seguido por enxágue em água desionizada e secagem em N₂. Filme de Ge foi depositado em reator epitaxial de deposição química em fase vapor de baixa pressão (Epsilon 2000, ASM) usando 10% GeH₄ como precursor. Hidrogênio foi usado como gás carreador. Antes da deposição do filme de Ge, pré-tratamento in situ baseado em HCl foi realizado a 850 °C e 10 Torr para preparar superfície do wafer. Temperatura do substrato foi então alterada para 400 °C para crescer filme de Ge no wafer SOI usando 10% GeH₄. Espessuras dos filmes de Ge depositados foram determinadas usando microscopia eletrônica de transmissão (MET, emissão térmica tipo Schottky, 0,5-200 kV). Cristalinidades dos filmes de Ge foram examinadas usando análise de difração de raios-X (DRX) (D8A, Bruker, radiação CuKα, λ = 1,5408 Å, 20-70°). Além disso, varreduras Ω-2θ foram realizadas ao redor do pico de difração (004) usando sistema X'Pert MRD (PANalytical). Colimador de cristal de canal duplo Ge {400} foi usado para selecionar radiação CuKα1. Durante medições DRX padrão, amostra foi fixada em posição horizontal, e braço de fonte e detector do difratômetro moveram-se no modo θ-θ. Mapeamento de espaço recíproco foi realizado em modo de resolução média usando colimador de cristal mencionado; fendas de 0,4 mm estavam presentes no braço do detector na frente do contador de cintilação. Espessuras das camadas de Ge foram determinadas via medições de elipsometria (M2000, J. A. Woollam Co., λ = 193-1690 nm). Aleta foi formada por gravação a plasma anisotrópica usando gás Cl₂/HBr. Após formação do gate ZrO₂/TiN, S/D foram implantados com B (1 × 10¹⁵ cm⁻², 15 keV) e ativados por recozimento térmico rápido a 550 °C por 30 s.

Mecanismo de Gravação a Seco Altamente Seletiva de Germânio

Reações de elétrons e neutros são isotrópicas enquanto reações iônicas são altamente direcionais e variam com polarização aplicada. Ajustando potência de bias, íons podem ser acelerados along direção desejada para auxiliar reação de gravação. É geralmente aceito que Br não reage espontaneamente com Si e que íons energéticos são necessários para reação ocorrer. Átomos de Br e Cl assistidos por íons podem reagir com átomos de Ge ou Si espontaneamente sob ativação para formar produtos voláteis GeBr₄, GeCl₄, SiBr₄ e SiCl₄, que são dessorvidos da superfície do substrato e podem ser bombeados para fora. Esta reação química assistida por íons de Si com Br mostrou-se altamente anisotrópica. Taxas de gravação vertical maiores foram obtidas usando HBr para variações de potência de bias, confirmando que adição de HBr em Cl₂ pode aumentar taxa de gravação [17]. Como plasmas baseados em Cl e Br gravam Ge e Si por mecanismo assistido por íons, energia de íons como Br⁺, Br²⁺, HBr⁺, Cl⁺ e Cl₂⁺ pode ser controlada polarizando suporte do substrato. Não há mudança pronunciada de taxa de gravação lateral variando potência de bias para ambas gravação na superfície superior e área de necking. Undercuts foram encontrados em estruturas de aleta gravadas usando misturas de HBr, na área de necking, desde que gravação lateral foi aumentada por defeitos along interface Ge/Si. E também máscara potencialmente influencia evolução da forma devido a impacto de fluxo iônico na parede lateral. Este fenômeno amplifica-se conforme perfil torna-se mais profundo e componente de velocidade iônica lateral aumenta. Devido à alta dependência angular do processo de gravação plasma HBr [18], assim, pode concluir que estrutura cristalina é relativamente mais fraca na interface Ge/Si por causa de átomos parcialmente ligados das discordâncias de descompasso e ligações Ge-Ge e Ge-Si relativamente fracas. Ajustando razão HBr/Cl₂ e potência de bias, diferentes tipos de estruturas aleta-como podem ser obtidas durante fabricação de dispositivos Ge. Propriedades de gravação de Ge e Si são muito similares. Gases que gravam Si usualmente gravam Ge a taxa maior. Forças de ligações Ge e Si foram mostradas como Ge-Ge = 263,6 ± 7,1 kJ mol⁻¹ e Si-Si = 325 ± 7 kJ mol⁻¹ [2]. Diferentes potências de bias foram aplicadas para ajustar taxa de gravação vertical por aceleração direcional dos íons. Imagens foram registradas após processo de gate stack. Taxa de gravação vertical foi calculada da altura do filme relativa ao substrato de óxido. Taxas de gravação lateral foram determinadas de duas partes da aleta: gravação lateral na superfície superior da aleta, e gravação na área de necking próxima à interface Ge/Si. Em resumo, potência de bias foi experimentalmente encontrada como parâmetro mais crítico no processo de gravação e portanto, afetando características do dispositivo accordingly.

Neste estudo, todos os processos de gravação foram realizados em reator TCP 9600 da Lam Research. Este é reator de plasma acoplado por transformador que permite controle separado da potência da bobina (eletrodo superior) e bias do substrato (eletrodo inferior). Resfriamento traseiro de hélio foi incorporado para permitir controle de temperatura do substrato mais eficaz. Amostras foram montadas em wafer carrier de Si de 6 pol. com graxa de vácuo antes de introduzidas na câmara de gravação. Química HBr/Cl₂ foi explorada para processo de gravação anisotrópica. Pressão do processo foi controlada a 10 mTorr. Configuração experimental detalhada e condições são ilustradas no estudo de Hsu et al. [4].

Modelo Físico

CFD é usado para acessar informação interna dentro do reator e fluxo é considerado laminar com condição de contorno de slip devido a número de Knudsen maior na câmara (Fig. 1). Na simulação presente, fluxo térmico de plasma é considerado como mistura nas equações de momento; transporte de partículas considerado nas equações governantes de espécies e reações químicas envolvidas na parede do susceptor. Um caso de modelo para simulação é ilustrado na Fig. 3. Gás de entrada é mistura de cloro (Cl₂) e brometo de hidrogênio (HBr). Velocidade da mistura na entrada é 0,026 m/s com temperatura mantida a 333 K. Susceptor e parede da câmara são aquecidos a temperatura de operação 473 K. Estes fluxos de plasma driven por potencial elétrico bias e têm reações químicas na superfície do susceptor de maneira uniforme, repetível, e finalmente descarregados do reator. Após construir modelagem sólida pelo software CAD, sistema de malha foi construído em grades estruturadas com 50.000 nós como mostrado na Fig. 3. Equação de conservação transiente para transporte de quantidade escalar φ é demonstrada pela seguinte equação escrita em forma integral para volume de controle arbitrário V como segue [19]:

Modelo físico para simulação numérica de reator de plasma. a Esquema da câmara do reator com condições de contorno prescritas. b Sistema de malha para simulações numéricas

$$ \frac{d}{dt}\underset{V}{\oint}\rho \varphi\;dV+\oint \kern0.27em \rho \varphi \overset{\rightharpoonup }{v}\cdot \mathrm{d}\overrightarrow{\mathrm{A}}=\oint \Gamma \mathrm{\nabla}\varphi \cdot \mathrm{d}\overrightarrow{\mathrm{A}}+{\int}_{\mathrm{V}}{\mathrm{S}}_{\varphi}\mathrm{dV} $$ (1*)

onde ρ indica densidade; \( \overset{\rightharpoonup }{v} \) é vetor velocidade; \( \overset{\rightharpoonup }{A} \) é vetor área de superfície; V é volume; Γ é coeficiente de difusão para φ e S_φ é termo fonte de φ por unidade de volume. Símbolo φ pode ser substituído por 1 para equação de continuidade, u, v, e w são equações de momento nas direções X, Y, e Z, e Ci para equações de transporte de espécies na câmara do reator respectivamente. Eq. (1*) pode ser expressa em coordenadas generalizadas usando abordagem de método de volumes finitos para simulação. Após combinar condições de contorno, Eq. (1*) pode ser linearizada e expressa no domínio computacional como conjunto de equações algébricas, que podem ser resolvidas pelo algoritmo SIMPLE usando técnica CFD [19]. Notado que maioria dos dispositivos de fabricação semicondutora operam muito abaixo de pressão atmosférica. Em tais baixas pressões, fluxo de fluido está no regime de slip e condições de contorno no-slip normalmente usadas para velocidade e temperatura não são mais válidas. Fluxo de plasma presente em pressão muito baixa está no regime de slip, que está entre fluxo molecular livre e regime contínuo [20]. Portanto, condições de contorno de slip para velocidade e temperatura para modelagem de fluxo de fluido são impostas em nossas simulações numéricas.

Materiais semicondutores Si(s) e Ge(s) são gravados na superfície do susceptor aquecido governados pelas seguintes reações de superfície:

$$ {\mathrm{Cl}}_2+\mathrm{Si}={\mathrm{SiCl}}_4 $$ (2*.1)

$$ 4\mathrm{HBr}+\mathrm{Si}={\mathrm{SiBr}}_4+2{\mathrm{H}}_2 $$ (2*.2)

$$ 2{\mathrm{Cl}}_2+\mathrm{Ge}={\mathrm{GeCl}}_4 $$ (2*.3)

$$ 4\mathrm{HBr}+\mathrm{Ge}={\mathrm{GeBr}}_4+2{\mathrm{H}}_2 $$ (2*.4)

Reações químicas são similares para gravação de Si na Eq. (2*.1) e Eq. (2*.2), ou gravação de Ge na Eq. (2*.3) e Eq. (2*.4). Portanto, processo de gravação de Si pela mistura de cloro e brometo de hidrogênio são demonstrados nas seguintes simulações.

Resultados e Discussão

Caracterização de Material

Imagens TEM de seção transversal da camada de Ge formada no substrato SOI são mostradas na Fig. 2a. Como visto, discordâncias de descompasso estão presentes na interface Ge/Si; estas, por sua vez, resultam em discordâncias de threading através do filme epitaxial de Ge. Estas discordâncias de threading pensa-se acomodar descompasso térmico entre Ge e Si. A maioria das discordâncias de threading terminaram dentro de 80 nm da interface; contudo, muitas também propagaram à superfície do filme. Filme epitaxial de Ge no substrato SOI foi implantado com boro e subsequentemente ativado, para examinar distribuição de dopante e nível de ativação. Para parte superior de 130 nm da camada de Ge, taxa de ativação de boro foi ∼ 85%, como mostrado nos perfis PCOR-SIMS e spreading resistance profiling (SRP). (ver Fig. 2b). Concentração de lacunas caiu significativamente no caso do fundo da camada de Ge próximo à interface Ge/Si, devido à presença de defeitos e por causa dos limites de medição do SRP. No caso dos dispositivos fabricados, Ge defeituoso próximo à interface Ge/Si foi removido por gravação seletiva; assim, medições PCOR-SIMS e SRP realizadas no canal devem ser precisas. Nível máximo de ativação de ~ 3 × 10¹⁹ cm⁻³ é completamente consistente com limite de ativação convencional. Note que devido à ativação de baixa temperatura (550 °C) realizada durante implantação de boro, S/D próximo ao canal Si parasita foram altamente resistivos (Fig. 2); isto preveniu condução Si parasita. Figura 3 mostra características capacitância-tensão (CV) de capacitores metal-isolador-semicondutor (MISCAPs) TiN/ZrO₂/Ge. Para prevenir formação de camada GeO_x instável durante deposição de dielétrico high-k e processo de annealing pós-deposição, material baseado em nitreto Ge₃N₄ e não GeO₂ foi inserido como camada de interface no Ge (001) através de tratamento de plasma remoto NH₃/H₂. Camada ZrO₂ foi depositada a 250 °C por 20 ciclos por deposição por camadas atômicas. Curvas CV medidas não indicam dispersão de frequência ou stretch-out de 1 KHz a 1 MHz e são consistentes. Perda, que cria níveis de armadilha próximo à interface ZrO₂/Ge, desloca energia de ativação térmica para geração de portadores minoritários daquela correspondente à energia de banda proibida p-Ge para energia de midgap. Espessura de óxido equivalente (EOT) é 0,6 nm e valor D_it (densidade de armadilhas de interface) é ~ 3 × 10¹² cm² eV⁻¹ próximo ao midgap, medido pelo método de condutância de baixa temperatura (ver inseto da Fig. 4).

a Imagem TEM de Ge tipo-p em substrato SOI. b Perfis SIMS e SRP da camada epi-Ge dopada com boro in situ em SOI. Concentração de lacunas é baixa no Ge defeituoso do fundo próximo à interface Ge/Si

Características C-V dos MISCAPs TiN/ZrO₂/Ge com EOT ~ 0,6 nm

Dit medido pelo método de condutância de baixa temperatura

Simulação para Parâmetros de Operação do Reator

Modelo típico de fluxos de plasma laminar em estado estacionário foi simulado em computadores pessoais de alta velocidade. Gás de entrada é mistura de Cl₂, que tem fração de massa de 0,75, e HBr, que tem fração de massa de 0,25. Figura 5a ilustra contornos de entrada de baixa temperatura, temperatura de operação mais alta dentro e linhas de caminho de partículas na câmara do reator. Figura 5b mostra contornos de fração de massa de produto SiCl₄, que tem baixa concentração acima do susceptor e alta concentração abaixo do susceptor até a saída. Além disso, fração de massa maior de Cl₂ obtém bom desempenho em gravação, e este know-how foi validado por simulações presentes como mostrado na Fig. 6. Eixo horizontal representa ao longo de uma posição radial no susceptor e eixo vertical indica taxa de gravação (kg/m² s) de Si. Figura 6 mostra que melhor processo de gravação é arquivado pela mistura de entrada de 75% Cl₂ e 25% HBr, e esta mistura foi adotada para conduzir experimentos neste estudo.

Contornos de parâmetros de plasma dentro do reator. a Distribuição de temperatura e linhas de caminho de partículas r. b Contornos de fração de massa de produto SiCl₄

Taxas de gravação de Si no susceptor de misturas de gases de entrada com várias frações

Outro caso para mostrar viabilidade de experimento auxiliado por computador é distribuição de potencial elétrico na câmara para gravação de plasma. Baseado no mecanismo subjacente deste processo de gravação, modelo de simulação 2D foi desenvolvido para distribuição de densidade de potência de plasma como mostrado na Fig. 7 e usado para ajustar dados de medição, a fim de confirmar precisão do modelo e auxiliar experimento.

Simulação de distribuição de potencial elétrico para gravação de plasma na câmara

Conforme proposto por Sugai [21], tensão de self-bias pode ser relacionada a capacitâncias de bainha em eletrodo RF (C_K) e eletrodo terra (C_A), e expressa como segue:

$$ {V}_{\mathrm{DC}}=\frac{C_{\mathrm{K}}-{C}_{\mathrm{A}}}{C_{\mathrm{K}}+{C}_{\mathrm{A}}}\ {V}_{\mathrm{RF}} $$ (3*)

De acordo com simulações presentes como mostrado na Fig. 7, tensão de self-bias é cerca de −700 V, que é próximo ao valor teórico, −650 V, calculado da Eq. (3*). Portanto, sugere-se que otimização seja realizada usando simulações a fim de não apenas ajustar parâmetros de processo usados mas também modificar hardware empregado. Isto ajudará garantir uniformidade ao longo de toda execução e levará a processos de alta qualidade, baixo custo, otimizados.

Fabricação e Caracterização de Dispositivos

Camada epitaxial de Ge foi padronizada em aletas com tamanhos de feature desejados usando litografia e-beam. Aleta foi formada por gravação anisotrópica com plasma baseado em Cl₂/HBr para gravar Ge de alta defeito próximo à interface Ge/Si. Aleta de Ge flutuante em SOI foi formada com maior seletividade de gravação de Ge que Si e taxa de gravação aumentada da região defeituosa [4]. Camada de tampa SiO₂ foi então depositada e tornou-se spacer após padronização de gate. Após definir região ativa, gate stacks de camada ZrO₂ foram formados por ALD, respectivamente. Seções transversais de canal de dispositivos fabricados são mostradas na Fig. 8. Largura da aleta (W_fin) é usada para concentração de canal de 8 × 10¹⁹ cm⁻³ que é extraída usando método van der Pauw em camada Ge epi blanket em SOI. Note que controlabilidade do canal diminui com concentração de canal crescente e W_fin crescente [12, 13]. Grande concentração de canal requer pequeno W_fin para manter SS baixo. Finalmente, eletrodos de gate foram definidos e depositados. Figura 9 mostra características de saída e transferência de FinFET de Ge triangular com largura de aleta (W_fin) de 18 nm e comprimento de gate (L_g) de 90 nm. Razão I_on/I_off do Ge JL-FET é tão alta quanto 10⁵ e subthreshold swing (SS) é ~ 100 mV dec⁻¹. Características de transferência do Si JL-FET são mostradas na Fig. 10. Razão I_on/I_off do Si JL-FET é alta como ~ 10⁸, seu SS é 90 mV dec⁻¹, seu L_g é 80 nm, e seu W_fin é 20 nm. Figura 8 também mostra que intervalo de tensão de gate, ΔV_g, é aproximadamente 0,5 V e próximo à banda proibida de Ge (E_g/q = 0,66 V). Isto confirma que curvas I_d–V_g mostradas na Fig. 8 são para Ge FinFET. Contudo, intervalo de tensão de gate, ΔV_g, mostrado na Fig. 6 é aproximadamente 1,8 V e próximo à banda proibida de Si (E_g/q = 1,1 V) mas não de Ge (E_g/q = 0,66 V). Assim, curvas I_d–V_g mostradas na Fig. 9 são para Si JL-FET e não Ge JL-FET. Esta observação baseia-se em física de dispositivo semicondutor e é apoiada por curvas I_d–V_g experimentalmente determinadas dos FinFETs Ge e Si bem como mapas Si de seção transversal TEM/EDS. Duas coisas são evidentes dos insets na Fig. 11. Os insets mostram características de saída e transferência do inesperado Si JL-FET após super-gravação de Ge; razão I_on/I_off deste dispositivo é tão alta quanto 10⁸. Contudo, sua corrente ON é apenas 17 µA µm⁻¹ a −1 V. Alta razão I_on/I_off é atribuível à camada Si e não à camada Ge. Quando apenas camada Si resta, dispositivo é na verdade Si JL-FET em vez de Ge JL-FET.

Esquemático da fabricação do dispositivo. a Padronização de aleta. Material inicial é Ge (130 nm) em BOX. b Gravação anisotrópica e remoção de fotorresist. c Formação de gate por deposição de ZrO₂ por deposição por camadas atômicas e deposição de TiN. d Implantação de boro auto-alinhada em S/D para bom contato. Nota: lado esquerdo é esquemáticos 3D e lado direito é vista de seção transversal correspondente

I_d–Vg e I_d–V_d curva para Ge FinFET

I_d–Vg e I_d–V_d para Si FinFET após Ge superior ser descuidadamente gravado. Embora I_on/I_off possa alcançar 10⁸, seu valor de corrente on é muito baixo

Mapeamento TEM para estrutura de canal que passa por processo de super-gravação

Conclusões

Confirmamos relação entre modelo de simulação e dados de medição. Portanto, sugere-se que otimização seja realizada usando simulações a fim de não apenas ajustar parâmetros de processo usados mas também modificar hardware empregado. Com ajuda de simulações numéricas para determinar parâmetros de operação para o reator, mostramos que parâmetros para processo de gravação para formar canais Ge/Si podem ser otimizados através de experimentos, a fim de melhorar processo de gravação e auxiliar desenvolvimento de transistores melhorando qualidade de fabricação e baixando custo de produção. Resultados experimentais indicaram que técnica de gravação a seco desenvolvida para Ge FinFETs também é extremamente útil para fabricação de dispositivos CMOS tall-fin.